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楼主: psd0208

Verilog语法高手请进。。。关于例化的一个问题。谢谢了！

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psd0208
 楼主| 发表于 2009-12-7 14:59:12 | 显示全部楼层


多谢
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lokta
发表于 2009-12-7 17:01:35 | 显示全部楼层
这个是Verilog 里面的Parameter.
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songw
发表于 2009-12-7 17:16:20 | 显示全部楼层
没事，见多了就不怪了
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mafan88
发表于 2009-12-7 20:35:21 | 显示全部楼层
用作传递参数。。。。。
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发表于 2010-3-3 17:11:11 | 显示全部楼层
参数化设计，灵活获得不同size的design
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sagegao
发表于 2010-3-16 21:20:17 | 显示全部楼层
基本的例化参数传递，大多数的语法书上应该都有。
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发表于 2010-3-22 22:05:08 | 显示全部楼层
顶一下！
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发表于 2011-10-14 17:37:51 | 显示全部楼层
努力学习中。。。
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