DDR布线的问题

xiaostream · 发表于 2009-11-16 17:41:16

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PCB上对DDR芯片进行布线的时候，有一个问题：我对信号进行分组（2组，DQ0-7,DM0,DQS0为第一组；DQ8-15,DM1,DQS1为第二组）。每组的信号之间的布线误差为+-25MIL，两组之间的DQS之间的误差为500MIL，工作频率为133MHZ，8层板。请问会不会出现时序误差？？请高手指点一下哈~~先谢过啦！欢迎共同交流哈！！！

xiaostream · 发表于 2009-11-17 09:08:45

自己先顶一下！怎么没有人回复呢？？

richardxie · 发表于 2009-11-17 12:48:43

Cadence网站有关于DDR的文章，本站也有人发过，查查看

manpower · 发表于 2009-11-17 20:37:44

同步时间长的话当然会出现问题啰
你要注意一下你的SIGNAL END跟DIFFERENTIAL
是不是50 Ohm跟100 Ohm
还有你的topology是不是microstrip line

hechongllr · 发表于 2010-1-26 11:10:41

如果只是133M的话，大多数公司的接口都不会有问题

lxizj · 发表于 2010-2-5 13:48:09

133MHz，不走等长都没关系

电喇叭 · 发表于 2010-2-8 19:05:07

133MHz ,应该没有问题吧.
500mil的走线偏差也不太大.


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