如何写一个顶层设计的测试向量

chibijia

现在我写的一个代码为顶层代码，它包括两个子模块，且问如何写这个顶层代码的测试向量？
比如说附上部分代码
模块一module segbcd(data,clk,rst,seg_out);data为8位输入,clk,rst为输入，seg-out为8为输出。
模块二 module counter(s,sc,sn,rst,clk,data_sn,data);
s,sc,sn,rst,clk为一位输入,data_sn为8位输入，data为8为输出。
而且这里clk和rst可以为同一信号。且模块二的输出data作为模块一的输入。
请问在写测试向量时该怎么写，如何定义data的变量类型？还有这里如果两个模块共用一个时钟clk和rst,在写测试向量时应怎么处理，是写一个reg就好呢？
还是需要把两个时钟clk和rst分别改名为clk1、clk2、rst1、rst2来处理？

pptiger

data用wire，clk和rst用一个reg即可。

chibijia

thanks!!!