设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SystemVerilog_3.1_final.pdf

1 234 / 4 页下一页

返回列表发新帖

楼主: tomvsjerry

SystemVerilog_3.1_final.pdf

发表于 2007-3-4 03:56:57 | 显示全部楼层

kankang

回复支持反对

使用道具举报

发表于 2007-4-2 10:39:32 | 显示全部楼层

thank you veri much
hhhhhhhhhhhh

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2007-5-28 20:29:55 | 显示全部楼层

谢谢哈不错

回复支持反对

使用道具举报

发表于 2007-6-1 12:45:33 | 显示全部楼层

谢谢了，好东西

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2007-7-3 17:14:37 | 显示全部楼层

3.1a?

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2007-7-4 13:39:13 | 显示全部楼层

First take a look! Thanks.

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2007-9-28 21:17:12 | 显示全部楼层

thanks a lot!

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2009-11-20 16:47:56 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-2-17 12:00:49 | 显示全部楼层

好东西，谢谢楼主

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-22 14:31:35 | 显示全部楼层

学习学习

回复支持反对

使用道具举报

1 234 / 4 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-21 05:25 , Processed in 0.015894 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表