关于PLL环路带宽选取的问题

vlsidesign

各位大虾，请问下在设计PLL时应该如何选取PLL的环路带宽呢？恳请赐教！

scpuke

与环路带宽相关的几个问题是：
1， 噪声问题。大部分情况下，环路带宽的选取都是根据噪声来的。比如，带宽需要足够宽以保障对vco噪声有足够抑制，另一方面带宽又不能太宽以保证对reference/cp/sdm的噪声有足够抑制。
2， 环路稳定的问题，整数型pll的经验值是带宽<Fref/10
3， reference spur的抑制
4， 锁定时间

理解清楚了这些问题与带宽之间的关系，你自然知道你的带宽应该怎么选取。

一般情况下，对于产生lo的fnfs，带宽在100KHz量级；对于采用ring osc的pll，带宽在1MHz量级。

ddrr

zan 2#...

tulipbear97

k<1
START:
if (GOOD_VCO) Loop_Bandwith_Supress_HF_Noise=0
if (Locking_Time_meet_SPEC=1) LoopBandwidth=LoopBandwith*k
END
Iteration from start point

windwithgone

晕哪埃

sssnchu

以我的經驗PLL的頻寬 << reference frequency15 ~ 20倍，我是穩定度的考量和系統需求
以穩定度的觀點來看，
假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
CP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。" U6 V7 Y( }; v) t4 E
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。5 ^* W3 C9 F: G' A
這是我個人的想法，提供給大家參考。 6 Z! M2 O- ?$ c/ f3 h
也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

sssnchu

如果從系統需求考量,Reference clk source一直切換,且須快速鎖定此時Bandwidth不可以太小
因為Bandwidth小Lock time長

hushuai1106

楼上写的好精彩，受教了

zhaoyue164

多些像6楼的大牛最好！

williamy

2楼说的很全