请问同步整流的自举电容的充电问题

shuipihu

on-chip ideal diode 是指用comparator驱动的PMOS.   
Comparator 比较PMOS两端的电压: V_source  < V_drain, 把gate拉到ground; V_source > V_drain, 把gate拉到source。
对于你的电路，drain 连 LDO 的5V输出， source连 boost cap正极。

请问电路图是怎么个连接，那pmos的gate端连在什么地方？
drain 连 LDO 的5V输出， source连 boost cap正极，应用为4.75——18V，那么此电压最高可达18+5V，如何用比较器进行比较？

rengd02

请教
自举电容的大小在设计时怎么考虑？
还有充电电流的大小怎么考虑？
这两个问题可能是同一个问题，呵呵

此外，on-chip ideal diode的大小在设计时怎么考虑？

rengd02

求 on-chip ideal diode  资料！
谢谢

batelab

" 请问电路图是怎么个连接，那pmos的gate端连在什么地方？ drain 连 LDO 的5V输出， source连 boost cap正极，应用为4.75——18V，那么此电压最高可达18+5V，如何用比较器进行比较？"

原来Vin可以到18V啊。工艺中 PMOS 最大BVdss多少？24V 对吧？那应该没问题。

你做的是Sychronous的吧？如图，M1用高压PMOS； driver 用低压MOS做就可以，跟Top gate 的driver 一样。

电路里有 Bottom Gate ON的逻辑信号吧？那就不要用comparator来得出 DON, 直接用 Bottom Gate ON 的逻辑信号 level shift 到BOOST/SW 就可以了 （跟 level shift  Top Gate On 逻辑信号的方法一样）。

shuipihu

14# batelab
hello，batelab，感谢你的指导，但是还有一点问题：
1.PMOS导通的时候，给电容充电，PMOS关断的时候，电容boost上去，是吧？
1.但是仿真的时候，随着电容的boost的同时，虽然PMOS已经关断了，但是由于其寄生电容导致LDO输出端也随着boost上去了，LDO5V输出的这一端的电压也会上升一点，仿真中有7——8V，然后又快速下降了，请问，这个该怎么解决呀？
示意图如附件

batelab

没有看到你的具体电路，我也不清楚。
如果是在30ns 内LDO_out向上走了3V,  假设LDO_out 在芯片外接的电容是2.2uF话， 也就是说 有3V/30ns*2.2uF = 220A 那么多的AC电流灌向 LDO_out,  这不太可能吧？

1. Sizing: 你的ideal diode PMOS没有oversize 吧？
如果自举电容是0.1uF, 最大正向充电电流100mA, 那么 Rds(on)=20 Ohm 大概就够了。

2. Compensation: 你的 LDO是 用PMOS做的吧？
LDO的output 电容多大， 仿真中esr写的是多少啊？

3.  Timing: 你确定ideal diode  gate 是在 top switch gate on 之前off的？

shuipihu

16# batelab
batelab，还是十分感谢你的指导，呵呵，我们做的Sychronous，问题多多：
1. 我的LDO是普通的一级放大的，用的是NMOS做的调整管，也无外置大电容。
2. 时序上就是我画的那个图，我确定是在 top switch gate on 之前off的，是不是由于Cgd引起的？PMOS管W/L=240/1,应该不是太大吧？充电电流最大约为17mA，不是100mA，第一次我说错了，呵呵。
3.请问一下，你们一般做同步整流管的时候，low side switch的驱动电压是怎么做的？再无off_chip电容时，还是用LDO做的5V驱动吗？但是驱动low side mos时，瞬时最大电流快100mA，我们做的LDO负载调整率很大，好像瞬时响应很不好，是不是无外置电容时做不到？
4.你们做buck开关电源时，整体仿真的时候，在pad脚上加5nH寄生电感吗？加不加耦合电容，怎么加呢？我们都是给固定的电源电压的...

batelab

你的Vin range 是4.75V——18V，  而输出5V的LDO 用的是NMOS ？ 低压输入时 overdrive很小啊

PMOS管 W/L=240/1, 你可以自己算一下， parasitic capacitance 有多大。  跟自举电容（大概0.1uF？）相比？ 跟 LDO output端的小电容 比？

LDO output 应该至有一定的capacitance吧？  不然 Bottom gate driver一下子就把 LDO_out拉低了吗？ 不知道你的Top FET和 Bottom FET 是内置的？ 你这是 output 2A application吗？

shuipihu

18# batelab
我们这Vin range 是4.75V——18V，output 2A application，Top FET和 Bottom FET 是内置的。
1.低压输入的时候overdriver是很小，4.75时候，3.75V LDO output。
2.暂时我们是在调整管NMOS管G端加上一个18P的电容，输出没有加电容，这样仿真的话，好像瞬时5V的话，最低拉到3V，之所以掉到这么低，主要是用来驱动low side mos的，寄生电容太大，在1n的时间内从50uA上升到80mA,所以瞬时拉的很低。LDOout 没有外置电容，所以想请问一下有没有什么结构，可以使LDO瞬态响应好一点？
3.你们驱动下面管子时，用什么做电源电压？
4.你们加寄生pad脚电感仿真吗？

batelab

18# batelab  
我们这Vin range 是4.75V——18V，output 2A application，Top FET和 Bottom FET 是内置的。
shuipihu 发表于 2009-10-12 12:39

                               
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LDO_OUT 有接到芯片外面去吗？ 有的话，你可以查一下这个工艺平台下 pad对substrate gnd的capacitance 有多大？ 应该大概是几个pF，对于NMOS LDO也许就足够了。

Low-side driver 从LDO上取电没有问题， 当然也没有别的地方可以拉出来那么多电。
但（如图）也许你需要把用电多的driver和ideal diode放 在离那些用电少的安静的电路远一些。 这样， 至少那些用电少的电路 所看见的LDO_out没有被拉低很多， 少受一些干扰。

寄生电感 ，5nH估计得差不多。 但这 2A application 的芯片，有没有在仿真里加这5nH，问题都应该不大。 下次如果你要是做Hotswap的芯片，寄生电感就一定要考虑了。