建议版主发起讨论：hdl设计时怎样可以节约资源

tear086 · 发表于 2011-8-1 16:08:49

我觉得这个是伪命题。面积和速度互相转化而已。

kaka5357 · 发表于 2011-8-17 22:32:37

个人认为，除了架构，算法和coding风格，再加上“工具”和“约束”吧，不同公司的工具对同一个code的结果不尽一致，同样，不同的约束（SDC）也会产生不同的结果。

eyeloveu · 发表于 2011-8-23 19:56:51

本人觉得，哪一步都很重要，只是越靠前效果越明显，但是前面的优化是建立在对后续步骤熟悉的基础之上的~~~~

wangxuede220 · 发表于 2011-9-5 16:54:00

借鉴坛内人士的一句话：设计IC是一个金字塔式的工作，架构设计在最底层，优化的效果最明显；依次往上算法级、RTL级、门级和物理版图级，优化的效果越来越小。这句话让人受益匪浅啊！

chenpp · 发表于 2011-9-19 11:50:15

硬件资源复用不必然导致功耗下降，增加面积也有可能降低功耗。减少面积最直接的影响就是减少静态功耗，更需要关注的是减小动态功耗的方法——说白了就是减少电容充放电次数。

具体的代码风格，FPGA里面，举个例子，状态用1-hot(即n状态用n位)比状态编码(即n个状态用logn位)要好些。ASIC里面，多个少输入的门要比一个大的多输入的门好；翻转频率高的信号靠近输入比较好；clock gating；power gating……都是减少功耗的办法。

好吧，，有点跑题。。

hitmic · 发表于 2011-9-25 02:35:30

我觉得是否应该先熟悉一下后端的版图设计方面？
只有你知道了你的代码在实际电路中是怎么用的，才能写好一个 ...
huashi911 发表于 2004-8-4 16:36

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同感啊，前端的要熟悉后端，后端的要熟悉前端。综合时感觉有xx写的代码确实无法目睹

heritor · 发表于 2011-11-5 08:19:03

个人觉得:要写占用资源最少的代码，还得对综合进行深入的研究才行，了解工具是怎样进行优化的。

onlyou · 发表于 2011-11-6 11:28:55

kaka5357应该算是个总结吧，不错不错，继续讨论，学习了

loge · 发表于 2011-11-20 15:11:45

应用硬件思维，熟悉具体的FPGA的结构。

ql_smbj · 发表于 2011-11-22 22:49:44

架构最重要。
好的算法也不错。

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