如何学好VHDL

apple21

好几年没有做FPGA了,之前在网上写了FPGA的体会,很多朋友来信和我交流. 我现在再把我的心得体会写出来.
1)学会语言,我学的是Vhdl, 人类的语言非常丰富多彩, 而机器语言相对就单调的多, 工程师的基本的就是c, assembly, 总结语言的特点无非就是条件和数据,用我的理解就是"因果关系", 用数学的描述就是"条件", 中学时候大家都学过"充分条件","必要条件","充分必要条件", 有了条件就可以运算了;
2)VHDL其实就是比c有更明确的因果关系的硬件条件运算, 是由信号触发导致的因果关系;
3)工程师要能用数学方法描述VHDL, 数学中的函数就是VHDL中的process, y=f(x0,x1,x2...,xn), x0-xn是自变量, y是因变量;
4)最小描述系统, 就是用最小的自变量来描述系统状态,这是写VHDL代码效率的最关键部分,依靠对系统的理解,分解成最简单的描述方式;
5)时序, 成败的主因, 在描述系统时要定义条件之间的时序关系.
前段时间,有个小任务要写段代码,拿起来还是很生疏的, 但掌握了基本原则很快就上手了.(本人第一次写代码是边看边学边写的,从开始到项目完成大约两个月,也没人指导),现给大家分享

hg527

语言是小，算法是大。模块起步，工程综合。

sherry_fly

你真是太厉害了
好羡慕奥

闲逛小叶

学习了！谢谢。。