Verilog 语言一个模块中有两个ALWAYS语句可以吗

001yuwei · 发表于 2009-8-21 09:36:25

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如题所示能生成RTL代码吗，可以综合吗，这样写好不好呢，会不会容易出问题

rumi · 发表于 2009-8-21 13:37:20

dont' know.

eawike11 · 发表于 2009-8-28 19:01:52

可以的，always是并行处理的；

zero · 发表于 2009-8-29 02:22:22

没问题，如果需要的话成千上万个都可以

aaajack · 发表于 2009-11-13 09:55:51

搞技术不能停止学习啊

unimelb · 发表于 2009-11-13 23:45:14

No problem.

beckham07360736 · 发表于 2009-11-14 03:46:23

可以的

NeilWong · 发表于 2009-11-14 09:42:19

几个都可以的，但是各个Always语句中不要出现信号冲突现象。否则影响综合。

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