cadence下如何用vcd文件仿真？

sysclock · 发表于 2009-8-13 10:45:43

请教各位大人，有一个电路，想通过ADE>Setup>Stimuli下的function：pwlf，source:pwl；pwl file name：×××.vcd给电路的端口添加激励。vcd文件是modelsim生成的，符合ieee1364-2005的协议。
在icfb仿真的时候，总是在$dumpvar 0!行报错（该行开始给变量赋值）。

请问，如何在cadence下使用vcd文件仿真？

Areky · 发表于 2009-8-13 22:36:44

不知道你用什么仿真器, spector or hspice ?
他们都不支持vcd格式的输入激励,需要转换成vector 格式.
建议参考userguide...

现在有很多tool可以将vcd转换成vec格式的。..列如nettran....等等。.

hhcfclz · 发表于 2014-4-1 10:12:50

回复 2# Areky

请问怎么用nettran将vcd转成vec？

cadence下如何用vcd文件仿真？

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