太奇怪啦！！不可能！！

atuhappy

下面引用由ZLS在 2004/06/10 04:53pm 发表的内容：
REST是计数使能信号还是复位信号
…………………………………………………………
REST为高复位（为高就停止记数），REST为低初始化。

那什么时候计数呢

ZLS

PROCESS(CLK)         --同步
BEGIN
IF CLK' EVENT AND CLK='1' THEN
  IF BUFY1="00000000000000" THEN      
      IF REST='1' THEN
        BUFY1<="00000000000000";
      ELSE
        BUFY1<="00000011001000";      --200
        XAXA2<=‘0’；
      END IF;
  ELSE
     BUFY1<=BUFY1-1;
     XAXA2<=NOT XAXA2;      
  END IF;
END IF；
END PROCESS;

假如，REST为高复位（为高就停止记数），REST为低初始化。初始化后BUFY1/=0，
下一个CLK来的时候就记数。BUFY1/=0，REST没有用。

yn800323

entity pulse is
    Port (reset: in std_logic;
          clk: in std_logic;
bufy1ut std_logic_vector(0 to 13);
           outt: out std_logic );
end pulse;
architecture Behavioral of pulse is
signal regoutt: std_logic;
signal bufferr:std_logic_vector(13 downto 0);
begin
PROCESS(clk,reset)
BEGIN
if reset='1' then
    bufferr<="00000011001000";
    regoutt<='0';
elsif clk' event and clk='1'then
    if(bufferr>"00000000000000")then
bufferr<=bufferr-'1';
regoutt<=not regoutt;
end if;
end if;

END PROCESS;

outt<=regoutt;   
bufy1<=bufferr;
end Behavioral;
你看这样行么？？？？？大致写了一下，，而且我也一直没用vhdl了，，，

ZLS

PROCESS(clk,reset)
BEGIN
if reset='1' then
   bufferr<="00000011001000";
   regoutt<='0';
elsif clk' event and clk='1'then
   if(bufferr>"00000000000000")then
bufferr<=bufferr-'1';
regoutt<=not regoutt;
end if;
end if;
^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
我必须等到bufferr=0的时候才对bufferr赋值。才能保证每次都只有100个脉冲输出。
并且reset是随机的。
PROCESS(clk,reset)
BEGIN
IF bufferr="000000000000" THEN
  if reset='1' then
     bufferr<="00000011001000";
     regoutt<='0';
   END IF;
elsif clk' event and clk='1'then
   if(bufferr>"00000000000000")then
      bufferr<=bufferr-'1';
      regoutt<=not regoutt;
   end if;
end if;

这样没有问题吧？？？？

ZLS

我把同样的程序写到CPLD上，但是效果一样，是不是可以排除硬件问题，就是软件出错。
我还是不明白错在那里？？就这十几段程序。

ZLS

是不是毛刺问题？
我改成同步复位，效果要比异步复位好一点，但是还是要出错。
加个触发器可以去毛刺？？

老扁

将包括同步复位在内的所有逻辑都放到if clk' event and clk='1'then下去，就不会有任何问题了。

ZLS

将包括同步复位在内的所有逻辑都放到if clk' event and clk='1'then下去，就不会有任何问题了

^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
PROCESS(CLK)         --同步
BEGIN
IF CLK' EVENT AND CLK='1' THEN
   IF BUFY1="00000000000000" THEN      
       IF REST='1' THEN
         BUFY1<="00000000000000";
       ELSE
         BUFY1<="00000011001000";      --200
       END IF;
   ELSE
      BUFY1<=BUFY1-1;
      XAXA2<=NOT XAXA2;      
   END IF;
END IF；
END PROCESS;
  
OUT<=XAXA2;
这样？？？我试过，也不对。
  

ZLS

REST为组合逻辑产生的信号，有毛刺，用来复位和置位，很危险。
CLK也是组合逻辑产生的，也可能有毛刺。
毛刺真是个头痛的问题。