我现在遇到一个关于DSP Builder 状态机 的问题请您给与解答。我安装的是quartus ii 6.0,matlab7.0,dsp builder6.0 当我打开自带的例子: fifo_control_logic.mdl 在matlab 下可以仿真。但是不能生成vhdl文件,提示错误是:
Error: The DSP Builder assertion "!Inp[iport].GetSignalName().IsEmpty()" failed on line 150 of Component.cpp.
其它没有状态机例子的可以生成vhdl文件