阻抗匹配的研究

xinqing925 · 发表于 2009-7-12 08:36:14

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阻抗匹配的研究
概念辨析：dBm, dBi, dBd, dB, dBc
dBm是一个考征功率绝对值的值，计算公式为：10lgP（功率值/1mw）。
[例1] 如果发射功率P为1mw，折算为dBm后为0dBm。
[例2] 对于40W的功率，按dBm单位进行折算后的值应为：
10lg（40W/1mw)=10lg（40000）=10lg4+10lg10+10lg1000=46dBm。
2、dBi 和dBd
dBi和dBd是考征增益的值（功率增益），两者都是一个相对值，但参考基准不一样。dBi的参考基准为全方向性天线，dBd的参考基准为偶极子，所以两者略有不同。一般认为，表示同一个增益，用dBi表示出来比用dBd表示出来要大2. 15。
[例3] 对于一面增益为16dBd的天线，其增益折算成单位为dBi时，则为18.15dBi（一般忽略小数位，为18dBi）。
[例4] 0dBd=2.15dBi。
[例5] GSM900天线增益可以为13dBd（15dBi），GSM1800天线增益可以为15dBd（17dBi)。
3、dB
dB是一个表征相对值的值，当考虑甲的功率相比于乙功率大或小多少个dB时，按下面计算公式：10lg（甲功率/乙功率）
[例6] 甲功率比乙功率大一倍，那么10lg（甲功率/乙功率）=10lg2=3dB。也就是说，甲的功率比乙的功率大3 dB。
[例7] 7/8 英寸GSM900馈线的100米传输损耗约为3.9dB。
[例8] 如果甲的功率为46dBm，乙的功率为40dBm，则可以说，甲比乙大6 dB。
[例9] 如果甲天线为12dBd，乙天线为14dBd，可以说甲比乙小2 dB。
4、dBc
有时也会看到dBc，它也是一个表示功率相对值的单位，与dB的计算方法完全一样。一般来说，dBc 是相对于载波（Carrier）功率而言，在许多情况下，用来度量与载波功率的相对值，如用来度量干扰（同频干扰、互调干扰、交调干扰、带外干扰等）以及耦合、杂散等的相对量值。在采用dBc的地方，原则上也可以使用dB替代。
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阻抗匹配的研究
在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。
例如：差分的匹配多数采用终端的匹配；时钟采用源段匹配；
1、串联终端匹配
串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射.
串联终端匹配后的信号传输具有以下特点：
A 由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播；
B 信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。
C 反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同；
D 负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？
E 反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。
相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。
选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω[4]；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。
链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。否则，接到传输线中间的负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。
串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。
2、并联终端匹配
并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。
并联终端匹配后的信号传输具有以下特点：
A 驱动信号近似以满幅度沿传输线传播；
B 所有的反射都被匹配电阻吸收；
C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。
在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50Ω，则R值为50Ω。如果信号的高电平为5V，则信号的静态电流将达到100mA。由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。
双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输线的特征阻抗相匹配，每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力，两个电阻值的选择必须遵循三个原则：
⑴．两电阻的并联值与传输线的特征阻抗相等；
⑵．与电源连接的电阻值不能太小，以免信号为低电平时驱动电流过大；
⑶．与地连接的电阻值不能太小，以免信号为高电平时驱动电流过大。
并联终端匹配优点是简单易行；显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关？；双电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。另外，单电阻方式由于驱动能力问题在一般的TTL、CMOS系统中没有应用，而双电阻方式需要两个元件，这就对PCB的板面积提出了要求，因此不适合用于高密度印刷电路板。
当然还有：AC终端匹配；基于二极管的电压钳位等匹配方式
理论上讲,分三种,而实际应用上分很多种.方式不一样，目的是一至的。为最大功率。