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***我的毕业设计--一步一步的记录-欢迎各位大侠进来讨论

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发表于 2009-7-11 15:24:45 | 显示全部楼层 |阅读模式

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各位好,我是一个初学者,基础比较薄弱,好多学的不知道怎么用,老师基本上不管,所以立贴请大家帮忙,贴中会有问题,请大家勇于讨论,同时也为后学者提供参考,如何一步步的做完一个项目。欢迎指正,感谢~~

[ 本帖最后由 simon1_Li 于 2009-7-20 20:52 编辑 ]
 楼主| 发表于 2009-7-11 15:37:01 | 显示全部楼层
项目是一个DLL(Dealy lock loop),延迟锁相环,说白了就是产生一个固定的延时,和PLL类似,可以参考附档
资料我有不少,可是细致的很少,有什么需要的资料可以发到我邮箱tip996@163.com,有空我寄给您,
线路部分自己一步一步画了,我用Hspice先产生Netlist,Hspice网上多的是,可以到emule下。

DLL.pdf

1.04 MB, 下载次数: 4 , 下载积分: 资产 -2 信元, 下载支出 2 信元

jia_cheng_200512_phd.pdf

1.15 MB, 下载次数: 1 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 2009-7-11 15:39:55 | 显示全部楼层
快沉了,最近在评估要不要买X1,不知道论坛有没有人买过,嘿嘿
言归正传,遇到一个问题,我想搭一个D filpflop,第一步就有问题了,现在的线路是一个传输门接一个反相器,2端的波形很奇怪,CLK为0时就起来了,大侠帮忙看看,参考附档波形

网表文件是
p filp flop circuit
.OPTIONS LIST NODE POST
.TRAN 200P 150N
.PRINT TRAN V(V1) V(CLK) V(5)
Mn1 2 CLK 1 1 NCH L=0.18U W=0.54U
Mp1 2 CLKB 1 1 PCH L=0.18U W=0.54U
Mp2 3 2 VDD VDD PCH L=0.18U W=1U
Mn2 3 2 0 0 NCH L=0.18U W=1U

Mp14 CLKB CLK VDD VDD PCH L=0.18U W=10U
Mn15 CLKB CLK 0 0 NCH L=0.18U W=10U
VDD VDD 0 1.8
VIN 1 0 0 PULSE 0 1.8 0N 0.1N 0.1N 20N 40N
VCLK CLK 0 0 PULSE 0 1.8 3N 0.1N 0.1N 5N 10N
.MODEL PCH PMOS LEVEL=3
.MODEL NCH NMOS LEVEL=3
.END

[ 本帖最后由 simon1_Li 于 2009-7-20 20:43 编辑 ]
输出波形图.bmp
参考线路图.bmp

高性能半静态双边沿D触发器.pdf

490.02 KB, 下载次数: 5 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 2009-7-18 16:33:39 | 显示全部楼层
版主有什么好的建议没,我上传资料一般网页都会出错,很有可能没上传上去,线路图没标清楚,我改了好几次也没改成功,我大致描述下,从上到下,从左到右一次是MN1 ,MP1, MP2,MN2,

[ 本帖最后由 simon1_Li 于 2009-7-20 20:50 编辑 ]
参考线路图.bmp
发表于 2009-7-20 15:00:45 | 显示全部楼层
DLL设计和数字前端有什么联系吗?
 楼主| 发表于 2009-7-20 20:44:54 | 显示全部楼层
有的,因为一般PD都是用数字做的,我一个师兄是这么说的,而且我看一般书上也是这么做的
发表于 2009-7-20 20:55:55 | 显示全部楼层
不错 加油
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