菜鸟求问verilog与schematic验证一致性的问题

gamehama · 发表于 2009-7-9 23:57:09

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现在在做芯片的verilog建模，电路是在ic5141上的，我提取了cdl后写了perl脚本转成verilog格式，现在打算验证模型布线方面的一直性。

我现在考虑的是用LVS。我试过将建模后的.v文件用v2lvs命令转成lvs验证的格式文件，然后在lvs中，layout选择这个文件。但是跑下来发现只能识别net、instance以及port数量的差别，连线的错误不能发现...不知道有达人熟悉么？

现在还有一个想法就是：想办法将芯片的电路提取出用于lvs验证的文件，然后与我将.v文件生成的文件进行比对，但是我找不到芯片电路转换的文件

求大侠指点迷津。谢谢

eric_luo · 发表于 2009-7-10 11:12:11

Synopsys有个工具叫Formal的，你可以看看是否可行？我只用过RTL和Netlist比较的。

gamehama · 发表于 2009-7-12 20:40:14

哦好。谢谢

chenx818xiao · 发表于 2009-7-14 12:00:32

今天郁闷。
顶顶顶顶

xln610 · 发表于 2011-3-4 18:31:56

回复 1# gamehama

能告诉我你是怎么把cdl转成verilog格式的吗？十分感谢

stone14041 · 发表于 2011-3-4 22:18:45

回复 1# gamehama

buzhidao

stone14041 · 发表于 2011-3-4 22:20:25

回复 3# gamehama

呵呵，不清楚

gamehama · 发表于 2011-3-5 14:01:14

回复 5# xln610

之前是用自己脚本转的，后来发现ic5141里有一个verilog-xl的工具能转。在schematic中选择tools->simulation->verilog-XL

liya_10 · 发表于 2011-6-16 17:48:58

转了我看不懂

tomzhuo · 发表于 2011-6-17 21:06:28

学习学习

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