求助！verilog 数据存储和ram操作

wtbjxinxi · 发表于 2009-7-7 15:56:45

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用veriolg HDL，将输入数据按大小存储到一个存储器中，比如0<=data<1,存到ram1，···············4094<=data<4095存到ram4095；怎么才能把过程简化，data是12位的，哪位大哥能帮帮忙吗？给点建议。谢谢谢谢············

qrst542 · 发表于 2009-7-7 18:30:54

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lureny · 发表于 2009-7-9 15:52:58

这不用存呀，不就是固定地址写固定数么。

如果你非要存可以用输入数据当地址（按照你写的关系要加1）然后将数据存进去。但是由于地址和数据有确定的关系，所以其实不用存呀。搞个ROM不就可以了

Iaybf · 发表于 2009-7-9 16:19:47

我也很想知道答案！！！

小马过河 · 发表于 2009-7-9 19:40:12

我也想啊，答案呢

coldsummer · 发表于 2009-7-9 22:43:12

没明白什么意思

gaojx · 发表于 2009-7-10 09:19:50

你的数据和地址是一样的啊！为什么要存在RAM中？

sdwsh · 发表于 2009-7-10 09:30:45

你的问题本来就不是很明确，0<=data[0],这好像不符合语法。如果我的理解不错，你是想写成这样：data<i> <= x;其中i是reg型，x是你需要保存的数据。这样是可以综合的。

[ 本帖最后由 sdwsh 于 2009-7-10 09:32 编辑 ]

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