设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 资源共享 › EDA资源使用讨论 › Verilog and VHDL状态机设计
返回列表 发新帖
查看: 1480|回复: 5

Verilog and VHDL状态机设计

[复制链接]
superbuffering
发表于 2009-6-14 22:44:19 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
Verilog and VHDL状态机设计
设计

Verilog and VHDL状态机设计 .rar

111.04 KB, 下载次数: 43 , 下载积分: 资产 -2 信元, 下载支出 2 信元

相关帖子
回复

举报

superbuffering
 楼主| 发表于 2009-6-16 00:49:26 | 显示全部楼层

发的东西也没有人下载。

赚不了信元！
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

cihchenlin
发表于 2009-6-16 09:25:55 | 显示全部楼层
好东西,谢谢上传
回复 支持 反对

举报

kkguo
发表于 2009-8-20 10:45:43 | 显示全部楼层
hao dong xi
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

kkguo
发表于 2009-8-20 10:47:05 | 显示全部楼层
good!!!!!!!!
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

addingmm
发表于 2012-10-31 14:25:36 | 显示全部楼层
谢谢上传
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 23:33 , Processed in 0.017689 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表