Mixed HDL simulation

adefan · 发表于 2009-6-9 19:06:42

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有谁知道在modelsim 下，如何进行mixed HDL 仿真．VHDL testbench. and a couple of modules (IPs) in verilog.

adefan · 发表于 2009-6-9 21:29:21

I got it. Use vgencomp to generate a component for VHDL.

求走 · 发表于 2009-6-17 22:18:48

先分别编译，然后run，其实我是用makefile在管理，一步到位
vcom 编译vhdl文件 vlog 编译verilog文件
然后用vsim就可以仿真了
图形界面把所有的文件加载进来。
大的工程一般很少使用图形界面，不利于文件的管理

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