[求助]看看这句赋值为什么不可以？（verilog）

wjhzhx

因为阻塞式赋值是顺序执行的，所以你的initial块的前两条语句等效于：Half = num[1：7]。

brotherjam

楼上的每明白我的意思，我的意思是half=num这句没有执行。

yybinliu

改成half<=num试试

brotherjam

还是不可以。你可以看看上面的讨论，各种方法都试过了。呵呵，这个问题的确要慢慢体会：）

老扁

楼主主要是对verilog不熟造成的误会。
从你的开始到后来的改动，你可以体会到：
1.initial里对一个变量是顺序赋值的，并且要有延迟来控制时序。
2.需要寄存的信号，必须在always里用寄存器来锁存。

brotherjam

谢谢楼上的帮助，我写这个程序的确有很多的心得。

stanley

1。在实现的module里，不要出现不可综合的语句，象initial,repeat等。
2。一个reg不要在多个always语句里重复赋值，象count_p和count_n。
3。一个比较好的同步逻辑的写法是这样的：
   parameter udly ＝ 1；

   always@(posedge clock or negedge rst_)  //rst_下划线代表低电平有效。
    if(!rst_)
       count_n <= #udly 'h0;
    else if(count_n==num-1)
       count_n <= #udly 'h0;
    else if(enable)            //加上一个enable信号
       count_n <= #udly count_n + 1'b1;
4。同步逻辑：尽量不要出现用clock的上升沿和下升沿同时触发的always，
   尽量在一个design里应用相同的沿触发条件。
5。多注意点 HDL coding的 style。
      

brotherjam

感谢呀！说的真是太中肯了。谢谢！