FPGA要怎么设计一个高倍的倍频器??

tmwcndjjmj

我现在遇到了一个问题
我所使用的FPGA晶片是altera的Cyclone系列
我的电路板外部输入频率是48Mhz，但是我想要让FPGA可以输出二个频率分别是32.2Mhz跟48.3Mhz
我查过了Cyclone系列的PLL分频跟倍频ranges只有1到32而已，明显不能达到我的要求(输出没辨法为48.3Mhz)
所以我只好自己设计除频电路跟倍频电路
但是高倍的倍频电路我不知道要怎么用FPGA去设计
所以只好上来问问，看看有没有人有什么建意???

[ 本帖最后由 tmwcndjjmj 于 2009-6-3 09:22 编辑 ]

liulanghan

你用的是Cyclone还是Cyclone II、Cyclone III？
Cyclone III 内部的PLL可以级联使用，范围更大。
我试过，可以做到Cyclone、Cyclone II实现不了的范围

tmwcndjjmj

原帖由 liulanghan 于 2009-6-3 10:01 发表

                               
登录/注册后可看大图

你用的是Cyclone还是Cyclone II、Cyclone III？
Cyclone III 内部的PLL可以级联使用，范围更大。
我试过，可以做到Cyclone、Cyclone II实现不了的范围

我用的"Cyclone"的ALTERA EP1C20FBGA400这颗晶片
所以我才在找有没有什么方法可以自己设计一个高倍的倍频器
这样我就可以把外部输入频率48MHz分频为0.1MHz
然后再用高倍倍频器输出一个48.3MHz

fucloudsea

用数字NCO

startostardalia

你是做数据打包用的吧？48--48.3M

tmwcndjjmj

我现在做的是控制步进马达的
程式是接之前离职工程师的
他的程式是由输入clock频率来控制速度
而现在老板要改成跑到一半要开始加速

遞增的輸出頻率由48MHz開始增加
一次增加0.3MHz直到63MHz為止
但是我現在連48.3MHz都做不出來
所以才會上來問問看有沒有人有什麼建意

bbjj123

路过学些下！

richardhoo

verilog 实现倍频是不可能的
纯LOGIC不可能实现准确倍频
只能用PLL来做
PLL 级联 或者  PLL 倍频 + LOGIC 除频
如果还是做不到 那就只能考虑别的思路 比如更改系统设计

kemi450

路过,学习

tmwcndjjmj

原帖由 richardhoo 于 2009-6-5 18:20 发表

                               
登录/注册后可看大图

verilog 实现倍频是不可能的
纯LOGIC不可能实现准确倍频
只能用PLL来做
PLL 级联 或者  PLL 倍频 + LOGIC 除频
如果还是做不到 那就只能考虑别的思路 比如更改系统设计

请问一下纯logic不可能实现淮确倍频是什么意思???
我之前就是试过使用PLL级联或者PLL倍频+ LOGIC除频都没辨法才想要用FPGA设计一个高倍倍频器
如果verilog无法实现倍频，那还有什么方法可以实现我所要的功能，不知有没有人有任何的建意??