请教： PLL divider

scpuke · 发表于 2009-8-19 12:31:09

原帖由 koukei 于 2009-5-18 17:47 发表

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请教：
设计一个900MHz PLL， 0.18um工艺，发现用普通的数字触发器也可完成反馈分频。反馈分频用普通的数字触发器设计好，还是用模拟（CML）触发器来完成分频，哪个特性更好？

谢谢

900MHz, .18的工艺，如果直接用foundry的标准逻辑库估计是不行的。

divider分两类，static 和 dynamic

普通的数字触发器或者tspc构成的属于dynamic divider，这类divider特点是电路简单，功耗极小，但是瞬态电流很大，需要控制其对电源的干扰。噪声方面，这类divider自身有非常低的噪底，但对电源/地的噪声没有抑制能力。速度方面，几百M是没问题的，tspc相对速度更快，可以上G。

cml结构的divider属于static类，即有静态功耗。相对来说cml设计要复杂一丁点。优点是信号是差分形式，对电地共模噪声有抑制能力，速度非常快，几个G都没问题。缺点是功耗较大，自身噪声也很高，噪底估计要比前一类差个30dB。

选用哪种divider，要综合考虑速度、噪声、功耗以及电源LDO设计等方面的因素，最终的trade off需要由你自己进行。。。。。。