请大家帮忙看看这个运放是什么作用

zhfhit

mn9 and mn11 as the load of the first stage,provide a very low impedance node,that's say the first stage gain is Gm(input mos)*(1/Gmn9 + 1/Gmn11),it's a high frequency node ; so the main pole should at the output node, because the common source output stage have high impetance; and also because the diode connected mos mn9 can clip the voltage, so it will recover quickly.

lwjbh

涨见识了！！谢谢

m2ic

原帖由 zhfhit 于 2009-4-18 09:06 发表

                               
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mn9 and mn11 as the load of the first stage,provide a very low impedance node,that's say the first stage gain is Gm(input mos)*(1/Gmn9 + 1/Gmn11),it's a high frequency node ; so the main pole should a ...

赞同，但这种架构的DC gain可能不是太高，且它的GBW可能也不是太大……

不知楼主能把上述数据仿的结果 show一下 供大家有个直观的认识

hongmy

实际上仔细看尺寸，我相信在正常工作的时候，MN9与MN11应该是关闭的。基本不会对第一级形成什么负载。

原帖由 zhfhit 于 2009-4-18 09:06 发表

                               
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mn9 and mn11 as the load of the first stage,provide a very low impedance node,that's say the first stage gain is Gm(input mos)*(1/Gmn9 + 1/Gmn11),it's a high frequency node ; so the main pole should a ...

flygress

原帖由 hongmy 于 2009-4-22 11:21 发表

                               
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实际上仔细看尺寸，我相信在正常工作的时候，MN9与MN11应该是关闭的。基本不会对第一级形成什么负载。

之前我也觉得这个可能还会影响第一级的输出电阻和增益，但是仿真时，MN9,MN11的确不导通，如果要让这两个管子导通，尺寸就要变很大才行，那究竟管子是做什么用呢？

[ 本帖最后由 flygress 于 2009-4-22 18:57 编辑 ]

hongmy

请看我前面的回答。

原帖由 flygress 于 2009-4-22 18:54 发表

                               
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之前我也觉得这个可能还会影响第一级的输出电阻和增益，但是仿真时，MN9,MN11的确不导通，如果要让这两个管子导通，尺寸就要变很大才行，那究竟管子是做什么用呢？

dk.peng

涨见识了！！！

liu258412

好像很复杂，不太看懂

hongmy

   贴主发了一封邮件与我再次讨论了这个电路，最主要提出了一个较大的问题，花了一定时间来写了这么多，希望能够对更多人有一点用处，所以贴到这个地方。当然，我的观点不一定正确和全面，希望我之中的一些错误观点不会误导新手。




xxx：
    你好，你确实问了很多问题，也是不好回答的问题，呵呵，主要是后面的一些关于经验的问题，可能我自己的观点也比较肤浅。不过坦率的说，从你的分析中可以看出，你确实对运放不熟悉，我本来以为我在论坛里面说得已经够清楚了。
    运放确实是模拟IC的基础，而运放里面比较关键的一个东西其实主要体现在他的应用中：反馈，特别是负反馈。最初学习运放的时候，或者是设计运放的时候，首先要将运放的各种应用了熟于心，我们很多IC书籍基本上从基本放大器讲起，却很少有说具体应用的，可能认为应用都是众所周知的知识吧，但是从我接触的一些IC designer来看，实际情况并不如此，很多刚开始进入的IC designer没有做过实际的系统或硬件设计，经验不多，很多人也没有去专门看过运放应用的书，基本上都是在学校里进行一步步的学习，而书本也基本上是razavi、gray、allen。应用往往是设计的基础，很多指标要求都来自于应用，如果对运放的应用不熟悉，可能连运放的有些指标都不知道是干什么的。所以，我想，如果要对运放很熟悉，首先把运放当做一个宏观模块，详细了解他的各种应用，并找一份通用运放的datasheet，如LM324、OP07等，对每个指标都分析一下（在我们课本上基本上将运放当做理想运放来看待，以致我们了解的非理想性指标非常有限，而在实际应用和设计中我们的很多时间是在与这些非理想性指标做斗争），如果你知道每个指标的意义和要求来源，你就对运放比较熟悉了。然后再看运放的内部机构，等你打通了宏观和微观之间的联系，运放对你来说就是一个很基本、很普通的一个模块而已，此时对着运放，你的主要工作将是研究为达到某种特殊指标要求需要采用何种电路结构、何种技术、采用何种手段，我想这才是运放设计的创新性工作。至于具体仿真、调参数都是非常简单的事情，在我看来，算不得设计，当然，这种说法或许有点偏激。
    在设计运放中或许是设计绝大多数IC电路中，负反馈是一个相当重要的技术。另外，在分析大多数放大器时，一定要时刻想到直流偏置点。
   上面是我的一些认识，希望对你有点帮助。现在来说说这个具体的电路。
    运放正常工作时，一般都是在他的设计指标范围内，很少放在范围外工作。所以，这个运放正常工作时，输入共模范围肯定应该在设计的共模输入范围之内。所以你下面的那些分析我想是不对的。
    这个运放工作时，是接成buffer的形式，正常工作范围内，运放中的管子除那些特别功能外，基本上都是工作在饱和区，尤其是信号放大通路上。由于负反馈的存在，V+与V-(也就是V0)被箝位到基本相同（具体差值由运放的增益决定，接近vin/A），所以当输入一个信号时，输出跟随输入信号，这就是运放的源随器或buffer应用。
   由于在正常工作时，MN7与MP8应该工作在饱和区，所以MP8与MN7中的电流应该相同。由于MN7的管子尺寸很大，电流能力要比MP8大很多，所以要两个管子的电流相等，只有靠负反馈减小MN7的gate voltage，从他们w/l相差的程度来看，以及MP2/MP6/MN5/MN6/MP7/MP8路径来看，MP8的电流应该比基本电流小很多，所以我断定，MN7在正常工作时候基本上处于关断的边缘，或许是深亚阈值区吧。那么同样，MN9也应该处于这个状态，由于其尺寸比MN7小很多，所以他的gm也已经很小，基本上不会对第一级形成负载效应。
    我们再来看看MN11，我们可以看到，MP9支路其实没有什么其他作用，主要是为MN11提供一个电压源，由于MP9与MP8/MN7的电流相同，都是一个很小的电流，而两个diode的尺寸却大很多，所以MN11的gate voltage肯定也很低，在正常工作时，MN11也基本关闭，也基本不会对第一级形成负载效应。
    然后我们再说说频率响应问题：我们知道，这个电路有两个需要考虑的极点，一个在MN7的gate，一个在MN7的drain。我们必须要让一个成为主极点，另一个跑到带宽之外。由于你这个电路的应用，可能本身要驱动一些容性负载，如果通过Miller补偿使内部成为主极点，可能带宽要付出比较大的代价（你这个电路的工作频率为4.8MHz），所以选择了将输出极点补偿为主极点，并加上了那个5.3pF的电容。 同时要尽量增大第一个极点（减小RC），这里就回答了后面的那个问题，为什么MN7要采用0.35的L，减小寄生电容(其实我们输出级往往使用最小的L，减小寄生的同时增加电流能力)。
   关于过载恢复时间，包括输入过载恢复时间与输出过载恢复时间，过载说白了就是运放的外围使得运放超出了正常的工作范围，如输入一个大的脉冲，输出一次短路。由我来给你讲这个就不太合适了，这方面的资料很容易找。过载恢复时间往往和另外两个我们比较熟悉的指标有一定关联，SR（大信号概念）与settling time（小信号概念）。
   然后我们来看看，当V+一个大的正脉冲或一个高速正大信号过来时，MP5关闭，尾电流全部通过MP4/MN3/MN4，使MN7 得gate 下降，V0也将上升，由于电SR与settling time的存在，V0将有一定延时，此时MN4将进入深线性区，当V0上升到使MP5重新开启，MN4也将从深线性区重新回到饱和区，而如果有MN11的存在，当MN4降到一定程度，MN11将打开，阻止MN4继续下降而不会进入深线性区，从而节省了MN4从深线性区恢复到饱和区的这段时间（从很多设计来看，这段时间是比较长的一个时间，尤其是在高速应用一下就显示了出来）。 当V+输入一个大负脉冲，同样可以看到MN9的效果。
   






Subject: 问题请教

你好！        我是之前论坛发帖询问一个运放结构的。我叫xx。先问问题。再贴一下这个运放的图。                                 登录/注册后可看大图        你说的意思是不是在芯片正常工作下，这个运放的输入共模电压超出了共模输入范围，所以导致MN4的漏极直流电压不会使MN7导通，Vo被MP8上拉到VDD。当芯片有异常时（暂且这么说），输入共模电压进入了共模输入范围内，使得MN7和MN9导通，如果此时这个运放做BUFF用，就输出该电压。此时MN9会让第一级输出电阻减少，降低了增益，从而使之前的主极点后移，实际的主极点移至输出。        还想请教下，你提到过载恢复时间，指的具体什么意思？如果说因为输出不需要驱动什么大的负载，所以输出级偏置电流很小，那MN7为什么用了0.35的沟长？还有MN8~MN11也用了0.35的沟长？作为模拟电路，一般不会采用最小长度吧，否则沟道长度调制效应等会有很大影响吧。这里为什么这么做？        还想再请教你，我在模拟上是个新手，我知道运放是基础，但是每当面对运放的时候总是有些迷茫。不知道你怎么来认识运放，关于分析，设计等等，不管正向或逆向，想听听你的经验。       非常不好意思，一下请教这么多问题，非常感谢，希望可以和你交流下模拟心得！                                                                                                                   xxx                                                                                                              2009.4.30

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[ 本帖最后由 hongmy 于 2009-5-2 18:14 编辑 ]

dgylablab

好，谢谢！