ADC 非常全面的知识 从输入的SH一直到输出的缓冲Buffer

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tjukb

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目录如下：

CIRCUIT TECHNIQUES FOR LOW-VOLTAGE
AND HIGH-SPEED A/D CONVERTERS
1 Introduction 1
1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Organization of the Thesis and Research Contributions . . . . . . . . 2
2 Low Voltage Issues 5
2.1 Signal-to-Noise Ratio . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Circuit Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.3 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3.1 Saturated MOSFET in Strong Inversion . . . . . . . . . . . . 9
2.3.2 Saturated MOSFET in Weak Inversion . . . . . . . . . . . . . 10
2.3.3 Slew Rate Limited Power Consumption . . . . . . . . . . . . 10
2.3.4 Technology Impact . . . . . . . . . . . . . . . . . . . . . . . 11
2.3.5 Power Consumption: Summary and Conclusions . . . . . . . 11
2.4 Matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5 Operational Amplifiers . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.6 MOS Switches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3 Sample-and-Hold Operation 21
3.1 S/H Basics and Performance Metrics . . . . . . . . . . . . . . . . . . 21
3.2 Spectra of Sampled Signals . . . . . . . . . . . . . . . . . . . . . . . 23
vi
3.2.1 Spectrum of a Sampled and Held Signal . . . . . . . . . . . . 24
3.2.2 Sampling Function . . . . . . . . . . . . . . . . . . . . . . . 26
3.3 Noise Issues in S/H Circuits . . . . . . . . . . . . . . . . . . . . . . 27
3.3.1 kT/C Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.3.2 Jitter in Sampling Clock . . . . . . . . . . . . . . . . . . . . 28
3.3.3 Other Noise Sources . . . . . . . . . . . . . . . . . . . . . . 29
3.4 Basic S/H Circuit Architectures . . . . . . . . . . . . . . . . . . . . . 29
3.4.1 Open-Loop Architectures . . . . . . . . . . . . . . . . . . . . 30
3.4.2 Closed-Loop Architectures . . . . . . . . . . . . . . . . . . . 30
4 A/D Converters 32
4.1 A/D Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.1.1 Direct Quantization . . . . . . . . . . . . . . . . . . . . . . . 33
4.1.2 Quantization After Analog Preprocessing . . . . . . . . . . . 34
4.1.3 ADC Figures of Merit . . . . . . . . . . . . . . . . . . . . . 34
4.2 Flash ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.3 Subranging ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
4.4 Folding-and-Interpolating ADC . . . . . . . . . . . . . . . . . . . . 39
4.4.1 Folding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
4.4.2 Interpolation . . . . . . . . . . . . . . . . . . . . . . . . . . 40
4.4.3 ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . 41
4.4.4 Limitations and Improvements . . . . . . . . . . . . . . . . . 42
4.5 Pipelined ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.5.1 Pipelined A/D Conversion: Principle . . . . . . . . . . . . . 43
4.5.1.1 Operation of a Pipeline Stage . . . . . . . . . . . . 44
4.5.1.2 Forming the Output Code . . . . . . . . . . . . . . 44
4.5.2 Pipeline Architecture . . . . . . . . . . . . . . . . . . . . . . 45
4.5.3 RSD Correction . . . . . . . . . . . . . . . . . . . . . . . . . 46
4.5.4 Switched Capacitor Realization . . . . . . . . . . . . . . . . 47
4.5.5 Scaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.5.6 Per-Stage Resolution . . . . . . . . . . . . . . . . . . . . . . 50
4.5.6.1 Opamp DC Gain . . . . . . . . . . . . . . . . . . . 50
4.5.6.2 Capacitor Matching . . . . . . . . . . . . . . . . . 51
4.5.6.3 Opamp Bandwidth . . . . . . . . . . . . . . . . . . 51
4.5.7 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.6 Time-Interleaved ADC . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.6.1 Problems and Solutions . . . . . . . . . . . . . . . . . . . . 57
vii
4.7 A/D Converters: Summary . . . . . . . . . . . . . . . . . . . . . . . 58
5 S/H Circuit Architectures 59
5.1 Bipolar Architectures . . . . . . . . . . . . . . . . . . . . . . . . . . 59
5.1.1 Diode Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . 59
5.1.2 Switched Emitter Follower . . . . . . . . . . . . . . . . . . . 60
5.2 CMOS Architectures . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.2.1 S/H Circuit with Source Follower Buffer . . . . . . . . . . . 62
5.2.2 S/H Circuit Using Miller Capacitance . . . . . . . . . . . . . 65
5.2.3 Switched Transconductance S/H Architecture . . . . . . . . . 66
5.2.4 Closed-Loop S/H Circuit with Resistor Ratio Defined Gain . . 67
5.2.5 S/H Circuit with Capacitor Ratio Defined Gain . . . . . . . . 68
5.2.6 S/H Circuit without a Reset Phase . . . . . . . . . . . . . . . 69
6 Sampling with a MOS Transistor Switch 71
6.1 Voltage-Dependent Turn-Off Moment . . . . . . . . . . . . . . . . . 72
6.2 Charge Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
6.3 Bottom Plate Sampling . . . . . . . . . . . . . . . . . . . . . . . . . 78
6.4 Nonlinear Time Constant . . . . . . . . . . . . . . . . . . . . . . . . 79
6.4.1 Linearization of Basic Switches . . . . . . . . . . . . . . . . 81
6.4.2 Gate Voltage Boosting . . . . . . . . . . . . . . . . . . . . . 82
6.4.3 Bootstrapped Switches . . . . . . . . . . . . . . . . . . . . . 83
6.4.3.1 Principle . . . . . . . . . . . . . . . . . . . . . . . 84
6.4.3.2 Circuits from the Literature . . . . . . . . . . . . . 85
6.4.3.3 Eliminating the Bulk Effect . . . . . . . . . . . . . 86
6.4.3.4 Double-Side Bootstrapping . . . . . . . . . . . . . 90
6.4.3.5 Reducing Feedthrough . . . . . . . . . . . . . . . . 91
6.4.3.6 Bootstrapped Switch as a Sampling Switch . . . . . 93
6.5 Sampling Function . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
7 Operational Amplifiers 95
7.1 Requirements for SC Applications . . . . . . . . . . . . . . . . . . . 95
7.1.1 Output Impedance . . . . . . . . . . . . . . . . . . . . . . . 96
7.1.2 Output Voltage Range . . . . . . . . . . . . . . . . . . . . . 96
7.1.3 Input Common Mode Range . . . . . . . . . . . . . . . . . . 96
7.1.4 DC Gain . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.1.5 Bandwidth and Phase Margin . . . . . . . . . . . . . . . . . 97
7.1.6 Slew Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
viii
7.1.7 Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
7.2 OTAs with Single High-Gain Stage . . . . . . . . . . . . . . . . . . . 100
7.2.1 Telescopic OTA . . . . . . . . . . . . . . . . . . . . . . . . . 101
7.2.2 Folded Cascode OTA . . . . . . . . . . . . . . . . . . . . . . 101
7.2.3 Cascode Stage with Low-Gain Preamplifier . . . . . . . . . . 103
7.2.4 Comparison of Single-Stage OTAs . . . . . . . . . . . . . . . 104
7.2.5 Gain Enhancement Techniques . . . . . . . . . . . . . . . . . 104
7.3 Two-Stage Opamps . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
7.3.1 Miller Opamp . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.3.2 High-Gain First Stage and Rail-to-Rail Output Stage . . . . . 107
7.3.2.1 Frequency Compensation . . . . . . . . . . . . . . 109
7.3.2.2 Two-Stage BiCMOS Opamp . . . . . . . . . . . . 110
8 Clock Generation 112
8.1 Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
8.1.1 Jitter Sources . . . . . . . . . . . . . . . . . . . . . . . . . . 113
8.1.2 Inverter Buffer . . . . . . . . . . . . . . . . . . . . . . . . . 115
8.2 Signal Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
8.3 Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
8.3.1 Standard Non-overlapping Clock Generator . . . . . . . . . . 117
8.3.2 DLL-Based Clock Generator . . . . . . . . . . . . . . . . . . 118
9 Double-Sampling 121
9.1 Principle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
9.2 Nonidealities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
9.2.1 Memory effect . . . . . . . . . . . . . . . . . . . . . . . . . 123
9.2.2 Offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
9.2.3 Gain Error . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
9.2.4 Timing Skew . . . . . . . . . . . . . . . . . . . . . . . . . . 126
9.3 Skew-Insensitive Circuit . . . . . . . . . . . . . . . . . . . . . . . . 130
10 Switched Opamp Technique 133
10.1 Operation Principle . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
10.2 Compensating Common Mode Voltage Step . . . . . . . . . . . . . . 135
10.3 Preventing Charge Leakage from Virtual Ground . . . . . . . . . . . 136
10.4 Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
10.5 Power Supply Rejection and Noise . . . . . . . . . . . . . . . . . . . 139
10.6 Switchable Opamps . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
ix
10.6.1 Circuits from the Literature . . . . . . . . . . . . . . . . . . 141
10.6.1.1 Steyaert’s Switchable Opamp . . . . . . . . . . . . 141
10.6.1.2 Fully Differential Switchable Opamp . . . . . . . . 141
10.6.1.3 Class AB Switchable Opamp . . . . . . . . . . . . 143
10.6.2 Proposed Opamps . . . . . . . . . . . . . . . . . . . . . . . 144
10.6.2.1 Opamp1 . . . . . . . . . . . . . . . . . . . . . . . 144
10.6.2.2 Opamp2 . . . . . . . . . . . . . . . . . . . . . . . 145
10.6.2.3 Opamp3 . . . . . . . . . . . . . . . . . . . . . . . 148
10.6.3 Switchable Opamps: Comparison . . . . . . . . . . . . . . . 152
10.7 Input Interfaces for SO Circuits . . . . . . . . . . . . . . . . . . . . . 152
10.7.1 Active Input Structures . . . . . . . . . . . . . . . . . . . . . 153
10.7.2 Passive Input Interface . . . . . . . . . . . . . . . . . . . . . 155
11 Other Low Voltage Techniques and Building Blocks 159
11.1 Low Voltage SC Technique with Unity-Gain-Reset Opamps . . . . . . 159
11.2 Current Sources and Mirrors . . . . . . . . . . . . . . . . . . . . . . 161
11.3 Bandgap References . . . . . . . . . . . . . . . . . . . . . . . . . . 162
11.3.1 Low Voltage BGR Circuits . . . . . . . . . . . . . . . . . . . 163
11.3.2 Reference Voltage Driver . . . . . . . . . . . . . . . . . . . . 165
12 Prototypes and Experimental Results 166
12.1 Measurement Setups and Methods . . . . . . . . . . . . . . . . . . . 166
12.1.1 Measuring Dynamic Performance of S/H Circuits . . . . . . . 166
12.1.2 ADC Measurements . . . . . . . . . . . . . . . . . . . . . . 167
12.1.2.1 Static Linearity . . . . . . . . . . . . . . . . . . . 168
12.1.2.2 Signal to Noise and Distortion Ratio . . . . . . . . 168
12.2 S/H Circuit Using Double-Sampling . . . . . . . . . . . . . . . . . . 169
12.2.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
12.2.2 Switches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
12.2.3 Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . 171
12.2.4 Opamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
12.2.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 172
12.3 Timing Skew-Insensitive Double-Sampling S/H . . . . . . . . . . . . 176
12.3.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
12.3.2 Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . 176
12.3.3 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
12.3.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 178
x
12.4 10-Bit, 200-MS/s Parallel Pipeline ADC . . . . . . . . . . . . . . . . 180
12.4.1 ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . 181
12.4.2 Front-End S/H Circuit . . . . . . . . . . . . . . . . . . . . . 181
12.4.3 Component ADCs . . . . . . . . . . . . . . . . . . . . . . . 183
12.4.4 Reference Voltage Driver . . . . . . . . . . . . . . . . . . . . 186
12.4.5 Digital Offset Calibration . . . . . . . . . . . . . . . . . . . 186
12.4.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 188
12.5 13-Bit Self-Calibrated IF-Sampling Pipelined ADC . . . . . . . . . . 191
12.5.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
12.5.2 Front-end S/H Circuit . . . . . . . . . . . . . . . . . . . . . 193
12.5.3 Opamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
12.5.4 Switches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
12.5.5 Clock Buffer and Clock Generator . . . . . . . . . . . . . . . 195
12.5.6 DLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
12.5.7 Self-Calibrated Pipeline A/D Converter . . . . . . . . . . . . 196
12.5.8 Calibration Circuitry . . . . . . . . . . . . . . . . . . . . . . 199
12.5.9 Measurements of the Front-End . . . . . . . . . . . . . . . . 201
12.5.9.1 On-Chip Circuitry . . . . . . . . . . . . . . . . . . 202
12.5.9.2 PCB . . . . . . . . . . . . . . . . . . . . . . . . . 202
12.5.9.3 Equipment . . . . . . . . . . . . . . . . . . . . . . 204
12.5.9.4 Functionality . . . . . . . . . . . . . . . . . . . . . 204
12.5.9.5 Problems and Difficulties . . . . . . . . . . . . . . 205
12.5.9.6 Low Frequency Results . . . . . . . . . . . . . . . 206
12.5.9.7 IF Results . . . . . . . . . . . . . . . . . . . . . . 206
12.5.10 ADC Experimental Results . . . . . . . . . . . . . . . . . . . 209
12.6 Deglitcher for Current Steering DACs . . . . . . . . . . . . . . . . . 213
12.6.1 Introduction to Current Steering DACs . . . . . . . . . . . . 213
12.6.2 Circuit Description . . . . . . . . . . . . . . . . . . . . . . . 214
12.6.2.1 Architecture . . . . . . . . . . . . . . . . . . . . . 214
12.6.2.2 Deglitcher . . . . . . . . . . . . . . . . . . . . . . 215
12.6.2.3 Current Switches . . . . . . . . . . . . . . . . . . 217
12.6.2.4 Current Memory . . . . . . . . . . . . . . . . . . . 218
12.6.2.5 Limitations . . . . . . . . . . . . . . . . . . . . . . 221
12.6.3 Simulations and Experimental Results . . . . . . . . . . . . 223
12.6.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
12.7 1st Switched Opamp Pipelined ADC . . . . . . . . . . . . . . . . . . 224
12.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
xi
12.7.2 ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . 225
12.7.3 MDAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
12.7.4 Comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
12.7.5 Input Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
12.7.6 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 227
12.8 2nd Switched Opamp Pipelined ADC . . . . . . . . . . . . . . . . . 231
12.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
12.8.2 MDAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
12.8.3 Input Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
12.8.4 Comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
12.8.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . 234

tjukb

ADC结构方面好像讲的比较有针对性。

daisy0408

多谢啦

teammy

好帖子，好资料！

xurenzhen

好东西，谢谢分享

liql

谢谢分享

liql

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liql

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