一种18bit SARADC设计实现

angelweishan · 发表于 2010-7-29 14:45:11

一种18 位SAR ADC 的设计实现
孟昊吴武臣
（北京工业大学集成电路与系统实验室）
摘要本文对逐次逼近型模数转换器（SAR ADC）的结构进行了介绍，并对影响ADC 性能的主要因素加以分析。
设计了一种基于二进制加权电容阵列的数字校准算法，并运用比较器自动失调校准技术，实现了高性能SARADC
的设计。仿真结果表明该设计在120ksps 的采样率下精度可达18 位。
关键词：SARADC 校准 DAC 比较器失调

jumping1967 · 发表于 2010-7-30 09:04:17

好东东，个人不能做，但可能更好地理解ADC

marmor · 发表于 2010-7-31 20:29:44

ana192712 · 发表于 2010-8-2 14:16:58

1# dorislynn

mtwumtwu · 发表于 2010-9-16 08:53:47

really, SARADC could achieve 18 bit ???

a5881075 · 发表于 2010-9-16 10:34:21

頂+++++

niteworker · 发表于 2010-11-11 16:01:50

well done.thanks.

semico_ljj · 发表于 2010-11-24 09:30:59

nice...

vensen · 发表于 2010-11-25 10:34:51

顶,谢谢,

fangtaocome · 发表于 2011-3-11 11:39:55

During the S/H phase, Vcm buffer should charge the whole DAC capacitors to Vcm. Consequently, stability and settling time is the key performance of Vcm buffer in this design with the heavy load. Settling time means the charging period from DAC capacitor initial to the voltage error within 1/2 LSB according to the sampling resolution.

一种18bit SARADC设计实现

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