请教前辈帮忙关于流水线乘法器的设计

rainbow

看看，谢谢分享！！

Langjity

下来看看先！

salvary

例2-26 用Verilog HDL实现一个4位的流水线乘法器

module mul_addtree(mul_a, mul_b, mul_out, clk, rst_n);
         parameter MUL_WIDTH = 4;
         parameter MUL_RESULT = 8;

         input [MUL_WIDTH-1 : 0] mul_a;
         input [MUL_WIDTH-1 : 0] mul_b;
         input clk;
         input rst_n;
         output [MUL_RESULT-1 : 0] mul_out;
         reg [MUL_RESULT-1 : 0] mul_out;
         reg [MUL_RESULT-1 : 0] stored0;
         reg [MUL_RESULT-1 : 0] stored1;
         reg [MUL_RESULT-1 : 0] stored2;
         reg [MUL_RESULT-1 : 0] stored3;
         reg [MUL_RESULT-1 : 0] add01;
         reg [MUL_RESULT-1 : 0] add23;

         always @ (posedge clk or negedge rst_n)
         begin
               if(!rst_n)
                   begin //初始化寄存器变量
                      mul_out <= 8'b0000_0000;
                      stored0 <= 8'b0000_0000;
                      stored1 <= 8'b0000_0000;
                      stored2 <= 8'b0000_0000;
                      stored3 <= 8'b0000_0000;
                      add01 <= 8'b0000_0000;
                      add23 <= 8'b0000_0000;
                   end
               else
                   begin //实现移位相加
                       stored3 <= mul_b[3]?{1'b0,mul_a,3'b0}: 8'b0;
                       stored2 <= mul_b[2]?{2'b0,mul_a,2'b0}: 8'b0;
                       stored1 <= mul_b[1]?{3'b0,mul_a,1'b0}: 8'b0;
                       stored0 <= mul_b[0]?{4'b0,mul_a}: 8'b0;
                       add01 <= stored1 + stored0;
                       add23 <= stored3 + stored2;
                       mul_out <= add01 + add23;
                  end
              end

endmodule

jjftt

呵呵，这个最简单了，按照电路写就可以了,觉得用verilog 做乘法器没什么意义

lst7963

顶一个~~~