初学者 去哪个板块请教问题啊~

Patrick520

我在自学Verilog HDL,有点问题不懂~ 我该去哪个板块问问题啊~？
我的问题是这样的~

题目是这样的：2进制编码器。
编的代码是这样的：
module ENC (IN,Y);
    input [3:0] IN;
    output [1:0] Y;
    assign Y=FUNC_ENC(IN);
    function [1:0] FUNC_ENC;
        input [3:0] IN;
        begin
        case(IN)
            4'b0001: FUNC_ENC =2'b00;
            4'b0010: FUNC_ENC =2'b01;
            4'b0100: FUNC_ENC =2'b10;
            4'b1000: FUNC_ENC =2'b11;
              default: break;
      endcase
end  
  endfunction
  endmodule
testbench是这样写的：
`timescale 1ns/1ns
module ENC_TEST;
    reg [3:0] IN1;
    wire [1:0] Y1;
    integer i,j;
ENC ENC(.IN(IN1),.Y(Y1));
initial begin
    j={2'b00,2'b10,1'b1};
    for (i=0;i<=3;i=i+1)
       begin
            j=j>>1;
            IN1=j[3:0];
            #200;
        end
        
       $finish;
    end
endmodule
两个程序编译都是正确后，问题是：为什么在loading design into simulator后会出现装载错误~
即 # Error loading design
我用的是 modelsim se plus 6.1b~

就这个小问题 想请问下~实在抱歉，在大年初四就来麻烦别人~

iclugy

你VERILOG方面的问题，当然是去数字部分啦，
版块分类不是很清楚吗（：）？