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做过MD5算法的FPGA实现大侠请看过来

发表于 2004-9-2 16:49:31 | 显示全部楼层 |阅读模式

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目标器件: XILINX VII 6000 FPGA
要求: 1) 系统时钟频率要求大于100MHZ;
2) 循环叠代64次处理以使面积最小;
3) 64个周期左右完成一次512bit数据的处理;
我采用CSA + CLA结构实现四个32bit数A,T,X,Function值相加,然后将结果循环左移S位后再和32位数B相加,但是无论如何优化也达不到100MHz,看来必须对算法进行优化,请问有何高招?

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