[转帖]网络数据流是选择SRAM的关键考虑因素

一声叹息

网络数据流是选择SRAM的关键考虑因素
上网时间 : 2003年07月26日
对更高带宽网络永无休止的渴望驱动着存储器架构的不断创新，以便于新系统的实现。
鉴于此，网络设计界首先在90年代中期采用了同步突发SRAM(也称SyncBurst或管线突发SRAM)。当时，这些实现方案必须依赖于单向数据流，即在改变数据流方向前必须在几个周期内保持SRAM总线在同一方向。对采用专为高速缓存线操作而设计的器件来说，这种方法对于合理利用总线来说是必需的。也就是说，每一地址需四个数据字。
随着网络速度的增加，这种数据流方法便不足以满足要求，而且快速的总线变换(读、写，然后再读，再写……)成为问题的焦点。但这种器件设计使其无法按上述要求工作。为防止总线变换冲突所引入的等待状态会影响性能。因此，为完成必需的数据传输，就需要更高的频率。无论数据还是地址总线的效率都不足以满足需求了。
一旦了解这些新系统是如何使用SyncBurst SRAM的，制造商就着手进行架构上的改进，美光(Micron)、IDT及其他一些公司率先推出了零总线变换(ZBT)SRAM。这种SRAM具有相同的读/写周期管线长度，专为网络数据流而优化。这样，读和写可随机进行，而不影响总线性能。因此，对性能求之若渴的网络设计界迫不及待地将这种设计应用于各自的系统中。在网络应用中，这种架构至今仍是应用最广泛的SRAM类型。
不过它有一个问题。ZBT架构预先假定了一个特定的频率目标，范围大体上是50到166 MHz。因此，只有频率在这一范围内的系统才能使用这种SRAM以避免总线变换周期的浪费。当然，ZBT设计可以采用更高的时钟频率，但这必须添加可怕的等待状态才可避免总线冲突。那么，现在该怎么办呢？
在网络应用中，有太多的地方需要SRAM了，因此很容易根据SRAM总线上的传输流特性对这些应用进行分类。
对查找表类型的存取，主要涉及到读周期，偶尔会有写操作以更新查找表。对包缓冲类型的存取，读和写操作基本平衡，主要作为可寻址的缓冲器。包分类或服务质量处理要不止一次地存取数据包，结果导致读写比率的失衡，实际比率取决于网络流量。任何新架构都必须处理这些各不相同的总线操作。
增加的带宽也必须得到妥善处理。显然简单地加宽总线就可增加带宽。例如，一个100MHz、144位的零变换总线很容易就可提供14.4Gbps的持续带宽。但是，采用144个数据信号代价高昂。因此，网络数据流管理配置中的带宽不能盲目提供，而且要求引脚效率达到最大。举例来说，如果一种ASIC技术具有400Mbps/引脚的转换速率，而且能满足信号完整性要求，那么它必须在该频率下被使用，否则就会牺牲引脚效率。
数据传输的大小也很重要。每一SRAM总线设计都采用最小的字作为设定器件突发长度要求或者每地址必须传送多少位的基准。
器件延时虽不是最关键的参数，但也是一个考虑因素。由于传统的两阶SRAM管线(阵列存取加数据传输)是一个相当有效的解决方案，所以最好在任何可能的情况下加以保留。
问题的多样性产生了一个特殊的方案，它需要三个看上去互不相同但却互补的SRAM架构。这一方案是由四倍数据速率SRAM联盟(Quad Data Rate SRAM Consortium)倡导，整个行业共同努力的结果。该联盟包括美光、赛普拉斯半导体、IDT、NEC、三星电子等公司。
第一种网络优化架构被称为四倍数据速率(QDR)SRAM，这样命名是为了反映在一个时钟周期内有多少次数据传输。这种SRAM包含分离的数据进和数据出总线。每一总线都以双倍数据速率(DDR)运行，而且每时钟周期、每引脚传送两个数据位。每条总线同时工作，因此，有2×2 =4倍的数据率。这也意味着读和写操作能同步进行。
实际上，这种两个字的突发器件(按每地址两个数据总线宽度操作)需要在每一时钟周期启动一个读和一个写操作以使这两条数据总线处于饱和状态。这种器件特别适合于读写操作平衡的情况，也许更重要的是，在短期内是平衡的情况。假设只有一条总线，在读和写之间相互转换，读，然后写，以此类推。这就是短期读/写平衡的情况。假如该器件用在查找表之类的应用中，SRAM数据输入总线大部分时间都处在空闲状态，所有的引脚都不能有效利用。与此相反，包缓冲类型的应用则能利用这两条分离的总线充分发挥优势。
第二种网络优化架构是DDR SRAM，它包含一条公用的数据I/O总线。因此，这种器件应更准确地称为DDR CIO(公用I/O)SRAM。其总线运行于双倍数据速率。
该架构是针对总线长期保持在一个方向上的情况而优化设计的，总线在一个方向上的时间越长，效率越高。与QDR不同的是，一次只能有一个读或写操作运行。如该器件用在查找表类型的应用中，SRAM数据总线大部分时间用于读周期，只拥有很少的总线转换周期，所以全部引脚都可有效利用。但在包缓冲类应用中，仅当数据流为以下情形时这种SRAM才能有效利用，即：在连续执行多个读周期后才转换总线，然后接着执行多个写周期后再转换总线，依次类推。
在此，我们的目标是尽量减少总线转换操作次数，以保持最高的数据总线效率。在高频情况(180MHz以上)下，如果在一个读周期后紧跟着一个写周期的话，在该读周期后需要插入两个空闲周期。
第三种SRAM叫作DDR SIO(分离I/O)，它介于QDR和DDR之间。与QDR类似，它有分离的数据输入和输出总线。它又跟DDR类似，一次只能处理一个读或写操作。但与DDR不同的是，在总线转换之际它不需要插入空闲周期。因此，在每一时钟周期，该类器件总能处理一个随机的读或写操作。如将两个数据总线都计算在内，其总的总线利用率始终是50%。
虽然在为新的应用选取理想的SRAM时仍需仔细权衡很多指标，诸如：数据信号数、总线宽度、频率、总线使用和最佳数据传输大小，并确立一个明确的目标。但是，从好的方面看，这些针对网络应用而优化设计的SRAM架构几乎能实现任何可以想象得到的目标。
作者：Thomas Pawlowski
资深研究成员
Micron Technology Inc.