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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 51IP大集合(VHDL/Verilog)

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楼主: leopold2008

51IP大集合(VHDL/Verilog)

发表于 2009-1-9 21:31:18 | 显示全部楼层

好啊好啊好啊

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发表于 2009-1-9 21:32:43 | 显示全部楼层

太好了呀

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发表于 2009-1-11 15:15:39 | 显示全部楼层

hao dong xi a , jiu shi gui dian

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发表于 2009-1-11 15:16:41 | 显示全部楼层

xin yuan yong de hao kuai a

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发表于 2009-1-11 15:18:08 | 显示全部楼层

hao ziliao a

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发表于 2009-1-21 12:34:17 | 显示全部楼层

很好很强大啊

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发表于 2009-1-30 08:41:11 | 显示全部楼层

DSAFSDFDGDGDFGDGD

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发表于 2009-2-11 13:22:02 | 显示全部楼层

thanks

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发表于 2009-2-11 14:42:30 | 显示全部楼层

thanks

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发表于 2009-2-11 14:44:12 | 显示全部楼层

thanks

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