问个VHDL语言的问题?VHDL语言中没有"#INCLUDE"语句!

fpga

--FILE: MYsupport.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
PACKAGE MYsupport IS
--CONSTANT definition
CONSTANT YES:STD_LOGIC:='1';
CONSTANT NO:STD_LOGIC:='0';
--Number width definition
SUBTYPE HEX IS STD_LOGIC_VECTOR(3 DOWNTO 0);
SUBTYPE BYTE IS STD_LOGIC_VECTOR(7 DOWNTO 0);
SUBTYPE WORD IS STD_LOGIC_VECTOR(15 DOWNTO 0);
SUBTYPE DWORD IS STD_LOGIC_VECTOR(31 DOWNTO 0);
SUBTYPE STATE IS STD_LOGIC_VECTOR(2 DOWNTO 0);
CONSTANT S0:STATE:="000";
CONSTANT S1:STATE:="001";
CONSTANT S2:STATE:="010";
CONSTANT S3:STATE:="011";
CONSTANT S4:STATE:="100";
CONSTANT S5:STATE:="101";
CONSTANT S6:STATE:="110";
CONSTANT S7:STATE:="111";
--one-hot encode
--SUBTYPE STATE IS STD_LOGIC_VECTOR(7 DOWNTO 0);
--CONSTANT S0:STATE:="00000001";
--CONSTANT S1:STATE:="00000010";
--CONSTANT S2:STATE:="00000100";
--CONSTANT S3:STATE:="00001000";
--CONSTANT S4:STATE:="00010000";
--CONSTANT S5:STATE:="00100000";
--CONSTANT S6:STATE:="01000000";
--CONSTANT S7:STATE:="10000000";
--END MYsupport;
在maxplusII环境中，开发VHDL程序时,我写了个"MYsupport.vhd"头文件，
定义了一些常数、状态以及元件的定义。在其它的VHDL程序中想引用它，
不知用何语句，为什么VHDL中我找不到与C语言相似的#INCLUDE语句。
我现在只好将它复制到每个VHDL程序中，要修改头文件，必须到每个
VHDL程序文件中修改，十分不便。
DX们，不知你们有没有好办法?

dsm001

只要在其他程序的程序包使用声明中加上以下一个语句：
USE WORK.MYsupport.ALL;
就可以直接使用MYsupport中定义的这些对象了。只是要注意将MYsupport.VHD这个文件和其他程序放在同一个目录下。

老扁

VHDL是类Pascal语言，而Verilog是类C语言。
所以现在的趋势都是在verilog上发展，就是为了和C接口。

fpga

谢谢dsm001！
我有十几个VHDL程序文件，分别位于十几个目录下，而头文件在
“..\MYsupport\MYsupport.vhd”。不同目录好像不行！

greenpine

设置一下用户库的路径试试看

lizhen7799

把它放在同一个文件夹里，再做一个顶层文件包括底层模块就行了