MD5的FPGA实现求助....

jamyce

目标器件: XILINX VII 6000 FPGA
要    求: 1) 系统时钟频率要求大于100MHZ;
         2) 循环叠代64次处理以使面积最小;
         3) 64个周期左右完成一次512bit数据的处理;
我采用CSA + CLA结构实现四个32bit数A,T,X,Function值相加,然后将结果循环左移S位后再和32位数B相加,但是无论如何优化也达不到100MHz,看来必须对算法进行优化,请问有何高招?

hitlzh

可不可以把结果循环左移S位用改成用桶型移位寄存器的开关阵列来实现,这样是不是可以减少S个时钟周期.不过开关阵列的面积很大.S是定值么?

jamyce

S不是定值,已经用了Barrel Shifter

puffen

切pipe line可以提高速度，但是降低了响应速度。
不知道是否可行。

jamyce

pipeline对MD5的性能提高没用

hitlzh

那看来要用速度更快的fpga了.

iamchine

想知道你最高能达到多少MHz？关键路径里主要是3级32位加法和桶型移位吗？