dvb中的大容量fifo

yn800323 · 发表于 2003-11-16 16:22:43

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dvb发送卡中pci另一侧大容量的fifo再fpga中实现可行吗？如果不行弊端是什么？如果容量和cypress43683（16*36）的一样大？

liuiang · 发表于 2003-11-17 09:57:49

我以前算过，如果整个线路以满负荷运转，那么，如果采用64k的fifo，
板卡将会对主机每秒钟产生400-500次甚至更多中断（主要看半空缓冲是多少），
一般的fpga如果用门搭fifo只能有几k，也可以采用对内部sram进行分时操作的方法，
不过归根结底对系统的压力还是有些大。

ryyuestc · 发表于 2004-1-6 22:34:02

cypress43683（16*36)是深度为36还是36k的?如果是36的就可以在fpga里边实现,这样控制起来更容易些

yn800323 · 发表于 2004-1-7 14:26:10

是16k*36的

liuiang · 发表于 2004-1-7 14:34:11

64k,够用了。

ryyuestc · 发表于 2004-1-7 14:40:13

这么大的fifo绝对不可能做在fpga里边，乖乖的用fifo片子吧：）

yn800323 · 发表于 2004-1-7 20:55:24

我用不了这么大，，但我想知道精确计算所需fifo容量，32位pci突发模式，min_gnt:
255的情况下，，谢谢了各位

ryyuestc · 发表于 2004-1-7 21:30:06

这个fifo的容量由你要输出的ts流的码率来决定的,码率高自然就选用大点的fifo好些,以免pci频繁中断!先通过码率算出每秒钟的大概字节数,求得每次fifo半满的时间间隔也就可以求出你的pci中断频率

试试看

yn800323 · 发表于 2004-1-7 22:20:04

我说的不是设计pci时候的fifo,是为使流到hotlink处的数据是匀速的作用的fifo，，一般会做多大，有没有一定的计算方法呢

ryyuestc · 发表于 2004-1-8 12:54:08

hotlink这边的匀速不能靠加fifo来实现（如果你要匀速也可以，不过你得要一个可以产生根据ts流速率变化而变化的时钟源），我不知道你的hotlink输出的时钟是怎么得到的？频率多少？

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