如何保证RTL设计与综合后网表的一致性

ewido · 发表于 2008-10-9 22:40:43

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如何保证RTL设计与综合后网表的一致性

文章简介：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler为例，来说明设计RTL时应该注意的问题。在仿真和调试时，我们使用了NC-verilog和Debussy。

2005MAR21_EDA_AN36.rar (43.1 KB, 下载次数: 51 )

[ 本帖最后由 ewido 于 2008-10-9 22:47 编辑 ]

yuzhi · 发表于 2008-10-10 00:13:32

良好的习惯很重要

hujiaomianhao · 发表于 2008-10-14 11:06:09

ddddddddddddddd

yepizhou · 发表于 2008-10-16 20:05:40

如何保证RTL设计与综合后网表的一致性

jaco.yang · 发表于 2008-10-18 18:03:25

Good! THanks a lot!

tangzhonghua · 发表于 2009-6-8 20:04:13

ddddddddddddddddddddd

Lotusy · 发表于 2022-6-20 15:21:03

写得好

MARKcz · 发表于 2022-6-21 10:19:50

感谢分享

如何保证RTL设计与综合后网表的一致性

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