我在用新的ise6.1加modelsim5.7c时经常预仿真出错，软件退出，不知大家遇到没有？

bravelu

你是问的科汇还是xinlinx自己的AE？后者的水平还是很高的。

sunfammer

我已经在抽取出引起错的verilog语言部分，明天帖上来给你看，如果你的不出错，我就不说了。
如果是行为级和适配后仿真的话都是正确的，就是期望仿真出错！

老扁

如果别人也说遇到过这个问题，那就是工具问题。
另外说个题外话：代理商的FAE的水平比所有人都低。呵呵。
俺们以前遇到问题都是直接问xilinx香港公司的高级FAE，然后他去问美国的技术支持，呵呵。

sunfammer

引起期望仿真错误的正确代码
module Pulse_Or_Level(global_clk,clk,sig_a,o_sig_a);
    input global_clk;
    input sig_a;
    output clk;
    output o_sig_a;
wire global_clk;
wire sig_a;
reg  o_sig_a;
reg[1:0]  f_div4=2'b00;
wire clk;
assign clk=f_div4[1];
always@(posedge global_clk)
begin
f_div4=f_div4+1;
end
always@(posedge clk or posedge sig_a)
begin
if(sig_a)
begin
o_sig_a=1'b1;
end
else
begin
o_sig_a=1'b0;
end
end
endmodule