SYSTEM-ON-A-CHIP VERIFICATION Methodology and Techniques

stone9502

soc verification methodology and techniques,

搜了一下，本坛好像还没有这本书，对verfication 有兴趣可以看看，目录如下 SOC.Verfication.Methodology.and.Techniques.pdf (4.28 MB, 下载次数: 711 )

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Contents
Authors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xv
Acknowledgements . . . . . . . . . . . . . . . . . . . . . . . . . . . . xvii
Foreword . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xix
CHAPTER 1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1 Technology Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.1 Timing Closure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.2 Capacity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.3 Physical Properties . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.4 Design Productivity Gap . . . . . . . . . . . . . . . . . . . . . .
1.1.5 Time-to-Market Trends . . . . . . . . . . . . . . . . . . . . . . .
1.1.6 SOC Technology . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 Verification Technology Options . . . . . . . . . . . . . . . . . . . . .
1.2.1 Simulation Technologies . . . . . . . . . . . . . . . . . . . . . .
1.2.1.1 Event-based Simulators . . . . . . . . . . . . . . . . . .
1.2.1.2 Cycle-based Simulators . . . . . . . . . . . . . . . . . .
1.2.1.3 Transaction-based Verification . . . . . . . . . . . .
1.2.1.4 Code Coverage . . . . . . . . . . . . . . . . . . . . . . . .
1.2.1.5 HW/SW Co-verification . . . . . . . . . . . . . . . . . .
1.2.1.6 Emulation Systems . . . . . . . . . . . . . . . . . . . . .
1.2.1.7 Rapid Prototyping Systems . . . . . . . . . . . . . .
1.2.1.8 Hardware Accelerators . . . . . . . . . . . . . . . . . .
1.2.1.9 AMS Simulation . . . . . . . . . . . . . . . . . . . . . . .
1.2.2 Static Technologies . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2.1 Lint Checking . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2.2 Static Timing Verification . . . . . . . . . . . . . . .
1.2.3 Formal Technologies . . . . . . . . . . . . . . . . . . . . . . . .
1.2.3.1 Theorem Proving Technique . . . . . . . . . . . . .
1.2.3.2 Formal Model Checking . . . . . . . . . . . . . . . . .
1.2.3.3 Formal Equivalence Checking . . . . . . . . . . . .
1.2.4 Physical Verification and Analysis . . . . . . . . . . . . .
1.2.5 Comparing Verification Options . . . . . . . . . . . . . . .
1.2.5.1 Which Is the Fastest Option . . . . . . . . . . . . . .
1.3 Verification Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.1 System-Level Verification . . . . . . . . . . . . . . . . . . . .
1.3.2 SOC Hardware RTL Verification . . . . . . . . . . . . . . .
vi SOC Verification
1.3.4 Netlist Verification . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.5 Physical Verification . . . . . . . . . . . . . . . . . . . . . . . .
1.3.6 Device Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4 Testbench Creation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.1 Testbench in HDL . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.2 Testbench in PLI . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.3 Waveform-based . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.4 Transaction-based . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.5 Specification-based . . . . . . . . . . . . . . . . . . . . . . . . .
1.5 Testbench Migration . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.1 Testbench Migration from Functional to RTL . . . .
1.5.2 Testbench Migration fromRTLto Netlist. . . . . . . . . .
1.6 Verification Languages . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.7 Verification IP Reuse . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.8 Verification Approaches . . . . . . . . . . . . . . . . . . . . . . . . . .
1.8.1 Top-Down Design and Verification Approach . . . .
1.8.2 Bottom-Up Verification Approach . . . . . . . . . . . . .
1.8.3 Platform-based Verification Approach . . . . . . . . . .
1.8.4 System Interface-driven Verification Approach . ..
1.9 Verification and Device Test . . . . . . . . . . . . . . . . . . . . . . .
1.9.1 Device Test Challenges . . . . . . . . . . . . . . . . . . . . . .
1.9.2 Test Strategies . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10 Verification Plans . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.1 Project Functional Overview . . . . . . . . . . . . . . . . .
1.10.2 Verification Approach . . . . . . . . . . . . . . . . . . . . . .
1.10.3 Abstraction Levels . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.4 Verification Technologies . . . . . . . . . . . . . . . . . . .
1.10.5 Abstraction Level for Intent Verification . . . . . . .
1.10.6 Test Application Approach . . . . . . . . . . . . . . . . . .
1.10.7 Results Checking . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.8 Functional Verification Flow . . . . . . . . . . . . . . . . .
1.10.9 Test Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.10 Testbench Requirements . . . . . . . . . . . . . . . . . . .
1.10.11 Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.12 Testbench Elements . . . . . . . . . . . . . . . . . . . . . . .
1.10.13 Verification Metrics . . . . . . . . . . . . . . . . . . . . . . .
1.10.14 Regression Testing . . . . . . . . . . . . . . . . . . . . . . .
1.10.15 Issue Tracking and Management . . . . . . . . . . . . .
1.10.16 Resource Plan . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10.17 Project Schedule . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.3 SOC Software Verification . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Contents vii
1.11 Bluetooth SOC: A Reference Design . . . . . . . . . . . . . . . .
1.11.1 Bluetooth Device Elements . . . . . . . . . . . . . . . . . .
1.11.2 Bluetooth Network . . . . . . . . . . . . . . . . . . . . . . . . .
1.11.3 Bluetooth SOC . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.11.3.1 Design Blocks . . . . . . . . . . . . . . . . . . . . . . .
1.11.3.2 SOC Operation . . . . . . . . . . . . . . . . . . . . . .
CHAPTER 2 System-Level Verification . . . . . . . . . . . . . . . . . . . . . . .
2.1 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.1 Functional/Behavioral Design . . . . . . . . . . . . . . . . .
2.1.2 Architecture Mapping . . . . . . . . . . . . . . . . . . . . . . . .
2.2 System Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Functional Verification . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Performance Verification . . . . . . . . . . . . . . . . . . . . .
2.2.3 System-Level Testbench . . . . . . . . . . . . . . . . . . . . .
2.2.4 Creating a System-Level Testbench . . . . . . . . . . . . .
2.2.5 System Testbench Metrics . . . . . . . . . . . . . . . . . . . .
2.2.6 Applying the System-Level Testbench . . . . . . . . . .
2.2.6.1 Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.6.2 Hardware Acceleration . . . . . . . . . . . . . . . . . .
2.2.6.3 Hardware Modeling . . . . . . . . . . . . . . . . . . . .
2.2.6.4 Mixed-Level Simulation . . . . . . . . . . . . . . . .
2.2.6.5 Design Partitioning . . . . . . . . . . . . . . . . . . . . .
2.2.7 System Testbench Migration . . . . . . . . . . . . . . . . . .
2.2.7.1 Migrating a Testbench to Different
Abstraction Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.7.2 Migrating a System Testbench to
Different Environments . . . . . . . . . . . . . . . . . . . . . . .
2.3 Bluetooth SOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CHAPTER 3 Block-Level Verification . . . . . . . . . . . . . . . . . . . . . . . .
3.1 IP Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 Block Level Verification . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 Block Details of the Bluetooth SOC . . . . . . . . . . . . . . . . . .
3.3.1 Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2 Arbiter Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2.1 Verilog Testbench . . . . . . . . . . . . . . . . . . . . .
3.3.2.2 PLI Testbench . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2.3 Waveform-based Testbench . . . . . . . . . . . . . .
3.3.2.4 Testbenches with Timing . . . . . . . . . . . . . . . .
3.3.3 Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
viii SOC Verification
3.3.4 ASB Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.5 ASB Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.6 ASB/APB Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 Lint Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 Formal Model Checking . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1 When to Use Model Checking . . . . . . . . . . . . . . . . .
3.5.2 Limitations of Model Checking . . . . . . . . . . . . . . . .
3.5.3 Model Checking Methodology . . . . . . . . . . . . . . . .
3.5.3.1 Model Checking Properties . . . . . . . . . . . . . .
3.5.3.2 Model Checking Constraints . . . . . . . . . . . . .
3.5.4 Performing Model Checking . . . . . . . . . . . . . . . . . .
3.5.4.1 Constraint Definitions . . . . . . . . . . . . . . . . . .
3.5.4.2 State Variable Definitions . . . . . . . . . . . . . . .
3.5.4.3 Model Checking the Arbiter . . . . . . . . . . . . .
3.5.4.4 Model Checking the ASB/APB Bridge . . . . . .
3.5.4.5 Model Checking the Decoder . . . . . . . . . . .
3.6 Functional Verification/Simulation . . . . . . . . . . . . . . . . .
3.6.1 Black-Box Verification Approach . . . . . . . . . . . . .
3.6.2 White-Box Verification Approach . . . . . . . . . . . .
3.6.3 Gray-Box Verification Approach . . . . . . . . . . . . .
3.6.4 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7 Protocol Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7.1 Memory/Register Access Signals . . . . . . . . . . . . .
3.7.2 Protocol Checking Examples . . . . . . . . . . . . . . . . .
3.7.2.1 Processor Routines . . . . . . . . . . . . . . . . . . . .
3.7.2.2 ASB Master . . . . . . . . . . . . . . . . . . . . . . . . .
3.7.2.3 Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8 Directed Random Testing . . . . . . . . . . . . . . . . . . . . . . . . .
3.8.1 Random Vectors Generation in Verilog and C . . .
3.9 Code Coverage Analysis . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9.1 Types of Coverage . . . . . . . . . . . . . . . . . . . . . . . . .
3.9.1.1 Statement Coverage . . . . . . . . . . . . . . . . . . . .
3.9.1.2 Toggle Coverage . . . . . . . . . . . . . . . . . . . . .
3.9.1.3 State Machine Coverage . . . . . . . . . . . . . . . .
3.9.1.4 Visited State Coverage . . . . . . . . . . . . . . . . .
3.9.1.5 Triggering Coverage . . . . . . . . . . . . . . . . . .
3.9.1.6 Branch Coverage . . . . . . . . . . . . . . . . . . . . .
3.9.1.7 Expression Coverage . . . . . . . . . . . . . . . . . .
3.9.1.8 Path Coverage . . . . . . . . . . . . . . . . . . . . . . . .
3.9.1.9 Signal Coverage . . . . . . . . . . . . . . . . . . . . . . .
3.9.2 Performing Code Coverage Analysis . . . . . . . . . . .
Contents ix
CHAPTER 4 Analog/Mixed Signal Simulation . . . . . . . . . . . . . . .
4.2 Design Abstraction Levels . . . . . . . . . . . . . . . . . . . . . . . .
4.3Simulation Environment . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.1 Selecting a Simulation Environment . . . . . . . . . . .
4.3.2 Limitations of the Current Environments . . . . . . . .
4.4 Using SPICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5 Simulation Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
4.6 Bluetooth SOCDigital-to-Analog Converter . . . . . . . . . .
4.6.1 Testbench for the DAC . . . . . . . . . . . . . . . . . . . . . .
4.6.2 Creating the Netlist . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.3 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.4 Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.7 Chip-Level Verification with an AMS Block . . . . . . . . . .
CHAPTER 5 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1 Functional Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 Testbench Wrappers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 Block Details of the Bluetooth SOC . . . . . . . . . . .
5.2.2 Test Vector Translation . . . . . . . . . . . . . . . . . . . . .
5.2.3 Stimulus Generation . . . . . . . . . . . . . . . . . . . . . . . .
5.2.3.1 write_burst Routine . . . . . . . . . . . . . . . . . . .
5.2.3.2 read_burst Routine . . . . . . . . . . . . . . . . . . . .
5.2.4 Stimulus Capture . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.5 Results Checking . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.6 Testbench Wrapper for a Slave . . . . . . . . . . . . . . .
5.3 Event-based Simulation . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 Types of EBS Tools . . . . . . . . . . . . . . . . . . . . . . . .
5.3.2 EBS Environment . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.3 Selecting an EBS Solution . . . . . . . . . . . . . . . . . . .
5.3.4 EBS Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
5.4 Cycle-based Simulation . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.1 When to Use CBS . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.2 CBS Environment . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.3 Selecting a CBS Solution . . . . . . . . . . . . . . . . . . . .
5.4.4 Limitations of CBS . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.5 CBS Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.6 Comparing EBS and CBS . . . . . . . . . . . . . . . . . . .
5.5 Simulating the ASB/APB Bridge . . . . . . . . . . . . . . . . . . .
5.5.1 ASB/APB Block . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5.2 Design RTL Code . . . . . . . . . . . . . . . . . . . . . . . . . .
129
4.1 Mixed-Signal Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
x SOC Verification
5.5.3 Testbench for EBS . . . . . . . . . . . . . . . . . . . . . . . . .
5.5.4 Running a Simulation . . . . . . . . . . . . . . . . . . . . . .
5.6 Mixed-Event/Cycle-based Simulation . . . . . . . . . . . . . . .
5.7 Transaction-based Verification . . . . . . . . . . . . . . . . . . . .
5.7.1 Elements of TBV . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.2 TBV Environment . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.3 Creating a Testbench . . . . . . . . . . . . . . . . . . . . . . .
5.7.3.1 Creating Transactions in Verilog . . . . . . . .
5.7.3.2 Creating Transactions in C++ . . . . . . . . . . .
5.7.4 Transaction Analysis . . . . . . . . . . . . . . . . . . . . . . .
5.7.5 Function Coverage in TBV . . . . . . . . . . . . . . . . . .
5.7.6 TBV Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.7 Bluetooth SOC . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.7.1 Creating a TVM for ARM7TDMI . . . . . . . .
5.7.7.2 Creating a T e s t . . . . . . . . . . . . . . . . . . . . . . .
5.7.7.3 Compilation and Simulation . . . . . . . . . . . .
5.8 Simulation Acceleration . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.1 Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.1.1 Array Processor-based Emulation . . . . . . . .
5.8.1.2 FPGA-based Emulation . . . . . . . . . . . . . . . .
5.8.2 When to Use Emulation . . . . . . . . . . . . . . . . . . . . .
5.8.3 Emulation Environment . . . . . . . . . . . . . . . . . . . . .
5.8.4 Selecting an Emulation Solution . . . . . . . . . . . . . .
5.8.5 Limitations of Emulation . . . . . . . . . . . . . . . . . . . .
5.8.6 Emulation Methodology . . . . . . . . . . . . . . . . . . . .
5.8.7 Rapid Prototyping Systems . . . . . . . . . . . . . . . . . .
5.8.8 Hardware Accelerators . . . . . . . . . . . . . . . . . . . . .
5.8.9 Design Partitioning . . . . . . . . . . . . . . . . . . . . . . . .
CHAPTER 6 Hardware/Software Co-verification . . . . . . . . . . . .
6.1 HW/SW Co-verification Environment . . . . . . . . . . . . . .
6.2 Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3 Soft or Virtual Prototypes . . . . . . . . . . . . . . . . . . . . . . . .
6.3.1 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.2 Methodology for Creating a Soft Prototype . . . . . . .
6.3.3 Soft Prototype for the Bluetooth SOC . . . . . . . . . .
6.3.3.1 Adding Peripheral Models . . . . . . . . . . . . . .
6.3.3.2 Writing the Application Code . . . . . . . . . . .
6.4 Co-verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.1 Co-verification Environment . . . . . . . . . . . . . . . . .
6.4.2 Selecting a Co-verification Environment . . . . . . .
Contents xi
6.4.2.1 Limitations of Co-verification Tools . . . . . .
6.4.3 Co-verification Methodology . . . . . . . . . . . . . . . . .
6.4.4 UART Co-verification . . . . . . . . . . . . . . . . . . . . . .
6.4.4.1 UART Design Description . . . . . . . . . . . . . .
6.4.4.2 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.4.3 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.4.4 UART Register Definitions . . . . . . . . . . . . .
6.4.4.5 UART RTL Module Port . . . . . . . . . . . . . . .
6.4.4.6 Verilog Shell for UART VHDL Design . . .
6.4.4.7 Hardware Testbench for the UART . . . . . . .
6.4.4.8 Software Code for Testing the UART . . . . .
6.4.4.9 Software Header Files . . . . . . . . . . . . . . . . .
6.4.4.10 Software Routines for the UART Test . . . .
6.4.4.11 Running the Simulation . . . . . . . . . . . . . . .
6.4.4.12 Data Transfer from the
UART to Flash Memory . . . . . . . . . . . . . . . . . . . . .
6.4.4.13 Data Transfer from Flash
Memory to the UART . . . . . . . . . . . . . . . . . . . . . . .
6.5 Rapid Prototype Systems . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.1 Limitations of RPS . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.2 Reconfigurable RPS . . . . . . . . . . . . . . . . . . . . . . . .
6.5.2.1 Selecting a Reconfigurable RPS . . . . . . . . .
6.5.2.2 Methodology of Reconfigurable RPS . . . . .
6.5.3 Application-specific RPS . . . . . . . . . . . . . . . . . . . .
6.5.3.1 Commercially-available BSPs . . . . . . . . . . .
6.5.3.2 Application-specific RPS for the
Bluetooth SOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.3.3 Application-specific RPS Methodology . . . .
6.5.3.4 Limitations of Application-specific RPS . ..
6.6 Comparing HW/SW Verification Methods . . . . . . . . . . .
6.7 FPGA-based Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7.1 Guidelines for FPGA-based Designs . . . . . . . . . . .
6.7.2 FPGA-based Design Methodology . . . . . . . . . . . .
6.8 Developing Printed Circuit Boards . . . . . . . . . . . . . . . . . .
6.9 Software Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.9.1 Software Development Lifecycle . . . . . . . . . . . . . .
6.9.1.1 Waterfall Lifecycle Model . . . . . . . . . . . . . .
6.9.1.2 V Lifecycle Model . . . . . . . . . . . . . . . . . . . .
6.9.1.3 Prototyping or Iterative Lifecycle Model . ..
6.9.1.4 Software Maintenance . . . . . . . . . . . . . . . . .
6.9.2 Guidelines for Software Development . . . . . . . . . .
xii SOC Verification
6.9.3 Software Testing Best Practices . . . . . . . . . . . . . .
6.9.4 Debugging Tools . . . . . . . . . . . . . . . . . . . . . . . . . .
6.9.4.1 Software-based Tools . . . . . . . . . . . . . . . . .
6.9.4.2 Hardware-basedTools. . . . . . . . . . . . . . . . .
6.9.4.3 Debugging Techniques for SOC . . . . . . . . .
6.9.5 Debugging Interrupts . . . . . . . . . . . . . . . . . . . . . . .
CHAPTER 7 Static Netlist Verification . . . . . . . . . . . . . . . . . . . . . .
7.1 Netlist Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2 Bluetooth SOC Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3 Equivalence Checking . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.1 Selecting an EC Solution . . . . . . . . . . . . . . . . . . . .
7.3.1.1 Limitations of EC . . . . . . . . . . . . . . . . . . . .
7.3.2 EC Methodology . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.3 RTL to RTL Verification . . . . . . . . . . . . . . . . . . . .
7.3.4 RTL to Gate-Level Netlist Verification . . . . . . . . .
7.3.5 Gate-Level Netlist to Gate-Level
Netlist Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.6 Debugging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.6.1 Debugging Guidelines . . . . . . . . . . . . . . . .
7.3.7 Performing Equivalence Checking on an Arbiter .
7.4 Static Timing Verification . . . . . . . . . . . . . . . . . . . . . . . .
7.4.1 Selecting an STV Solution . . . . . . . . . . . . . . . . . .
7.4.2 STV Methodology . . . . . . . . . . . . . . . . . . . . . . . . .
7.4.3 Performing STV on an Arbiter . . . . . . . . . . . . . . .
7.4.3.1 Running Timing Analysis on the
Arbiter Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CHAPTER 8 Physical Verification and Design Sign-off . . . . . .
8.1 Design Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.2 Physical Effects Analysis . . . . . . . . . . . . . . . . . . . . . . . . .
8.2.1 Parasitic Extraction . . . . . . . . . . . . . . . . . . . . . . . .
8.2.2 Inductance Effects . . . . . . . . . . . . . . . . . . . . . . . . .
8.2.3 Signal Integrity . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.2.3.1 Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.2.3.2 IR Drop . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.2.4 Electromigration Effects . . . . . . . . . . . . . . . . . . . .
8.2.5 Subwavelength Challenges . . . . . . . . . . . . . . . . . .
8.2.5.1 Phase Shift Mask . . . . . . . . . . . . . . . . . . . . .
8.2.5.2 Optical Proximity Correction . . . . . . . . . . .
8.2.5.3 Verification after PSM and OPC . . . . . . . . .
Contents xiii
8.2.6 Process Antenna Effect . . . . . . . . . . . . . . . . . . . . . .
8.3 Design S i g n - o f f . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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