signal nq1 : inout std_logic;可以这样定义吗？ (无内容)

bravelu · 发表于 2003-11-3 10:06:46

q1<=q2;就是延时一个时钟的意思，你可以试试。

fanqiongjian · 发表于 2003-11-3 11:12:16

谢谢谢谢

fanqiongjian · 发表于 2003-11-3 16:27:14

前面出的错误，我已经知道了，我把产生接收同步幀头的q2，q1改成q4，q3，编译就通过了。我不该重复用了q2和q1。谢谢大家的指点！！！

wang1216 · 发表于 2009-5-7 12:46:53

学习！

salaspaul · 发表于 2009-5-7 21:03:10

signal是模块内部信号，相当于verilog中的reg型，输出信号如果定义成buffer可以当作signal在程序中使用，反过来就不可以，所以inout就是inout，前面又定义个signal就很莫名其妙了

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