问一个systemverilog中class的问题

dmq0420

呵呵，小弟之前没有用过systemverilog, 刚开始用。遇到几个问题
  1. systemverilog文件的module中如果有class的话，在vcs编译的时候必须加上dtm的选项?
  2. 如果在program中定义class的话就不需要加dtm，但是program只不过是程序执行的入口点而已，在program能实现的具体功能很有限，不知道我理解的对不对。

dmq0420

是不是意思是说，class不适合用在时序逻辑中。

eric_luo

时序timed的东西我们一般不会放到class里面。

dmq0420

那实际上systemverilog比verilog强悍的地方应该算是添加了很多c/c++的东西了，这样更便于写model

时序功能跟verilog差不多

aprice

systemverilog 是HVL+HDL

dmq0420

呵呵，知道，但是没搞清楚systemerilog的oop主要用来做什么：）

soelife

Classes are central to many key concepts in SystemVerilog.

Like any other OO language, a class is key to object-orientism. We learn more about it right here.
Class objects in SystemVerilog are passed by reference. All other entities in SystemVerilog are passed by value.
Classes are key to randomization in SystemVerilog.
Constraints in SystemVerilog have to be declared as class members.

soelife

学习了！多谢！

soelife

Classes are central to many key concepts in SystemVerilog.

Like any other OO language, a class is key to object-orientism. We learn more about it right here.
Class objects in SystemVerilog are passed by reference. All other entities in SystemVerilog are passed by value.
Classes are key to randomization in SystemVerilog.
Constraints in SystemVerilog have to be declared as class members.

soelife

C语言中：结构是一种自定义的数据类型，在结构体中可以含有各种不同类型的数据。
C++中：对结构类型进行扩充，它不仅可以含有不同类型的数据，而且还可以含有函数。
结构的成员（包括数据和函数） ①私有成员（private）：只能被该结构中的其它成员访问
②公有成员（public）：既可被结构内其他成员访问，也可被结构外的其它部分访问。
注意：C++规定，在缺省情况下，结构中的成员是公有的。