在ISE中可否直接将原理图转化成VHDL语言

blufly

本人手上有一个FPGA项目，是老外好几年前做的，全部采用原理图的形式设计。

        为方便移植，本人想把其改为VHDL形式的，但又不想全部代码自己写，所以想问下在ISE中可否直接将原理图转化成VHDL语言？当然这种转换不是简单的在 PRCESSES （ISE 9.1i)面板中直接选“VEW HDL FUNCTIONAL  MODEL”或“Vew HDL Instantiation Model”。

       这种转换在QUATUS2中选择 file->create/update->create hdl design file for current file 可以实现。在ISE中是否有类似功能？

        期盼高人指点，不胜感激！

richyhuang

我也想知道，顶一下啊。