如何使我的电路不被优化掉

prguo

为了得到一个窄脉冲,我利用反相器的延迟和与非门设计了一个电路.但是用synplify综合的时候却给我的电路优化掉了,只给出了一个恒为0的信号.其实,这种电路在版图里很常见.那么怎样才能保留我的电路不被优化掉呢?

bravelu

你的帖子我在21ic上也看过了，说实话确实不好解决，这种单稳态的电路在FPGA里还是不太推荐的，虽然说asic里确实常用。可能比较正统的方法还是高速时钟取沿。不知道其他高手还有办法。

prguo

我的信号肯定是有用的,窄脉冲是用来复位别的寄存器的.代码模块如下:
`timescale 1ns/1ns
module re_fsm(start,re_fsm);
input start;
output re_fsm;
wire re1 /* synthesis syn_keep =1 */;
wire re2 /* synthesis syn_keep =1 */;
wire re3 /* synthesis syn_keep =1 */;
wire re4 /* synthesis syn_keep =1 */;
not inv1(re1,start);
not inv2(re2,re1);
not inv3(re3,re2);
not inv4(re_fsm,re4);
nand(re4,start,re3);
endmodule

SOC

这样子的设计在fpga中是行不通的，因为综合工具首先做的是逻辑上的优化，
这时候根本不考虑门间的延时，所以会把你的电路优化掉；
在fpga内部，门间的延时是很小的，而且由于布线的不同，延时也不是确定的，
所以在fpga设计中最好避免此类设计。
解决的办法：
1、像斑竹所说的，用你的系统时钟来作处理；
2、如果没有系统时钟的话，比较笨的办法就是把信号引出片外，做延时处理
  再引回来；

prguo

谢谢各位的点拨,希望这个论坛越来越好