vhdl中 2维数组怎么定义？

3650054 · 发表于 2003-10-23 00:01:18

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请教一下高人！
多谢！

bravelu · 发表于 2003-10-23 12:10:08

subtype word is std_logic_vector(31 downto 0);
type regs is array (integer range 0 to 255) of word;
signal reg_asics :regs;

3650054 · 发表于 2003-10-23 12:54:36

调用的时候怎么作呢？
比如调用:reg_asics [9,5]这个元素?

bravelu · 发表于 2003-10-23 13:44:52

asic_data <= reg_asics(adr_in);
adr_in 是integer。
asic_data(x)就是你要的。
BTW,最好不要综合这些语句，只用于仿真的时候。

lizhen7799 · 发表于 2003-10-24 16:17:29

那么用到多个相同的寄存器时，怎样定义才是最好的！用数组时耗费的资源太大

bravelu · 发表于 2003-10-24 16:41:27

直接调用fpga本身的block ram。

老扁 · 发表于 2003-10-25 16:36:47

其实VHDL的2维数组是它区别于verilog的一个大优点，在进行port定义和内部变量定义时可以使你的设计简洁而有意义；而verilog只在定义memory时才用到2维，而且还不能进行bit操作；所以OVI在verilog的最新的版本中，将加入多维功能，以满足设计的需要和方便。
当然，如果一个有2维数组的VHDL设计在向verilog转换时会很麻烦！