ADC for UWB design___MIT論文

kevinwjs

1 Introduction 13
1.1 Impulse Radio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.2 Receiver Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.1 UWB Signal Structure . . . . . . . . . . . . . . . . . . . . . . 16
1.2.2 Receiver Architectures . . . . . . . . . . . . . . . . . . . . . . 17
1.3 ADC Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2 ADC Precision Requirements 21
2.1 Traditional Approach . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.2 A New Framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.3 AWGN-Limited Case . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.3.1 No Quantization . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.3.2 Quantization Effects Included . . . . . . . . . . . . . . . . . . 26
2.4 Interference-Limited Case . . . . . . . . . . . . . . . . . . . . . . . . 28
2.5 Summary of Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.6 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.6.1 AWGN-Limited Case . . . . . . . . . . . . . . . . . . . . . . . 30
2.6.2 Interference-Limited Case . . . . . . . . . . . . . . . . . . . . 31
2.7 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3 ADC Design 39
3.1 Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.2 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
7
3.3 FLASH Design Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.4 Analog Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.4.1 Track and Hold . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.4.2 PCC Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.4.3 Resistor Ladder . . . . . . . . . . . . . . . . . . . . . . . . . . 63
3.5 Digital Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
3.5.1 Thermometer to Binary Conversion . . . . . . . . . . . . . . . 66
3.5.2 Retiming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.6 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
3.6.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
3.6.2 Biasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
3.6.3 Input Interface . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.6.4 Test Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.7 Top-Level Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . 77
4 Chip Implementation 79
4.1 Analog Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.2 Digital Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
4.3 Complete ADC Layout . . . . . . . . . . . . . . . . . . . . . . . . . . 86
4.4 Chip-Level Integration . . . . . . . . . . . . . . . . . . . . . . . . . . 90
5 Testing and Analysis 91
5.1 ADC Test Methodology . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.2 Measured Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.3 Performance Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.4 Chapter Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

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