模块调用问题

ndshyw

我用VERILOG写了两个程序，独自编译运行都正确，然后有些了一个主程序调用这两个模块，其中一个的结果作为另一个的输入，但结果总不正确，原因是前一个程序的结果不能输入到另一个程序中，请问是什么原因？谢谢！

bravelu

说具体一些，最好把部分代码贴出来看看。

atuhappy

端口对应关系对吗

老扁

可能两个原因：
1.端口连接信号定义得不对，没有连接起来；请仔细查连接信号的类型和大小。
2.虽然各自模块都对，但连结起来以后，时序并不匹配；这个需要你自己去解决了。

aluzi

如果你用debussy，它应该可以告诉你问题在哪里。

ndshyw

我用的是sysplify,在顶层模块中定义了两个变量a和b,a为output,b为input,然后assign a=b,a连接前一个模块的输出，b连接后一个模块的输入。谢谢各位了！程序太长不好上传，不只讲清楚了没有。

老扁

似乎明白你的错误在哪里了：
首先在顶层模块的input和output是顶层的PORT，是无法完成你说的连接两个模块的关系的；两个模块必须靠顶层模块的局部内部变量来连接。
而且你说的各自编译正确，并不代表任何问题，可能你根本就没有对它们进行仿真过；也无法保证它们的功能就是正确的。
从你的表述来看，你可能还需要再仔细学习一下HDL设计的基本知识。：）

ndshyw

老扁批评的是，我刚接触fpga不久，没有系统的学习，一切都好像似是而非，不敢确定，你讲得我有点明白了，明天再是一下，多谢了。