always if为啥可以这么写？

PYGH · 发表于 2025-10-5 14:35:02

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always @(*)
begin
a = 1'b0 ;
if (c )
a= 1'b1;
end

yorkt · 发表于 2025-10-5 15:27:19

這相等於assign a = c ? 1'b1 : 1'b0;

PYGH · 发表于 7 天前

电路实现我知道，想看看相关文档介绍。为何还有这种style

snq31418 · 发表于 6 天前

标准支持呗。这也没什么问题

gerry1812 · 发表于 6 天前

推荐这样写，可以防止条件不全导致的lattch

PYGH · 发表于 6 天前

gerry1812 发表于 2025-10-7 14:15
推荐这样写，可以防止条件不全导致的lattch

有没有相关文档分享？感谢

pbsoft · 发表于 3 天前

可以参考Synopsys的HDL Compiler™ for Verilog User Guide，Avoiding Latch Inference相关例子

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[讨论] always if为啥可以这么写？