Innovus source insertion delay 求助

hugo445015

有个innovus时序的问题请教大家，比如这个reg2reg的setup path，我能理解insertion delay这个东西，但是按理来说data path算上这个delay了，clock path却没有算上，这个我感觉是不是有点问题

hugo445015

如图所示

5fang8

没什么头绪，但注意到两个奇怪的点，抛砖引玉希望有大佬出手
1. capture path上clock 穿过了一个寄存器才到rd_word_sel_reg，这个时序路径是否合理？
2. 为啥capture 端的SRAM_CLK_AD Adj 为-1。是故意的吗？

hugo445015

   

5fang8 发表于 2025-12-8 14:17
没什么头绪，但注意到两个奇怪的点，抛砖引玉希望有大佬出手
1. capture path上clock 穿过了一个寄存器才到 ...

你好，我是ADC_CLK经过Mux后生成的SRAM_CLK，这条路径是关于SRAM_CLK的reg2reg的setyup检查。另外adj=-1,是因为是SRAM_CLK下降沿发数据，SRAM_CLK上升沿接受。该时钟源时钟ADC_CLK周期为2ns，所以有半个周期的调整。

5fang8

会不会是因为设置了adj=-1才导致innovus不做update_io_latency。如果不设置adj的前提下是不是一切正常？

ywwuyifan

把这个timing path的title也放上来看看

hugo445015

   

ywwuyifan 发表于 2025-12-17 09:29
把这个timing path的title也放上来看看

好的，

                               
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hugo445015

   

ywwuyifan 发表于 2025-12-17 09:29
把这个timing path的title也放上来看看

好的

sunhongwei

我也遇到了 ， 我直接把update io latency 改成false 就合理了。 搞不懂这个问题

hugo445015

   

sunhongwei 发表于 2025-12-17 11:16
我也遇到了 ， 我直接把update io latency 改成false 就合理了。 搞不懂这个问题

是的，我这样设置发现data和clk就是从同一个时刻出发的了，但是感觉这不是一个主流的设置，不知道对不对。