为什么28nm process下PMOS管的阈值电压小于NMOS

wangzhen_8811

众所周知，在较大沟道长度时代（不考虑衬偏效应），NMOS阈值电压Vthn小于PMOS管阈值电压。比如0.5um工艺下Vthn=0.7V，|Vthp|=0.8V;
然而，28nm工艺下，以某TSXX为例，Vthn=0.5V，|Vthp|=0.4V.
请问有大侠能解释下吗？最好从工艺和半导体物理角度解释下，不胜感激！

hehuachangkai

在这么小的特征尺寸下，决定管子开启的不在只是载流子类型了。你看一下，pmos的最小沟道长度是不是比n管的要小一些？当然这和制程掺杂浓度也有密切关系，搞不好是为专门应用故意调节而制的特殊管子。

semico_ljj

抑制漏电

wangzhen_8811

回复 2# hehuachangkai
首先谢谢您的回答。在28nm工艺下PMOS和NMOS的最小Length都是30nm。可能是考虑到在core mos下供电电源较低（0.9V甚至更低），为了保证MOS管的Vds有足够的headroom，把Vthn和|Vthp|都降低了。至于为什么PMOS降低的更厉害，本质上是工艺上掺杂降的更低所致；但是对于电路设计有什么好处，一时半会不太理解。

wangzhen_8811

回复 3# semico_ljj

谢谢您的回答！按照我的不成熟的想法，Vth越大漏电越能抑制漏电（假设|Vgs|不变， |（|Vgs|-|Vth|）|差值随着|Vth|变大而变大）。为什么相反的会抑制漏电？？

lwjee

因为P管漏电小。最小尺寸不是30nm，是28nm。不过你看到的是30nm。

wangzhen_8811

回复 6# lwjee

谢谢lwjee，如果是考虑PMOS漏电小，倒是可以理解。不过为什么PMOS的漏电小？（的确是28nm，可能我没说明，仿真时.option scale=0.9）希望不吝赐教！

vdslafe

让pmos 提速，这样整体速度快。这个很好理解啊

lwjee

回复 7# wangzhen_8811

这个应该是不是28nm的特点，其他工艺也是这样。不知道为什么

fuyibin

   

众所周知，在较大沟道长度时代（不考虑衬偏效应），NMOS阈值电压Vthn小于PMOS管阈值电压。比如0.5um工艺下V ...
wangzhen_8811 发表于 2015-6-15 14:50

                               
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首先这个众所周知就有问题，NMOS/PMOS的vth并不是一定符合某种比例
Vthn < Vthp的这种规律也许在180nm时候就不在正确了
对于某个fab，某个process node，都会有自己的目标，包括Ion/Ioff等众多参数
Vth是根据需要来调整的
总的来说，nmos Ion大约是在 pmos的2, 3倍，现在在高阶工艺nmos越来越快，NMOS/PMOS vth的调整也会基于这方面的考虑

BTW, 现在主流process都会有lvt, svt, hvt的vth，所以不用老的思维方式去思考问题，MOSFET的vth是根据具体需求来调整的，没有硬性规定