SARADC冗余问题

loveagic

做了一个SARADC，12Bit的，做成冗余后，输出16个数字码，(16-12的转换过程与下图原理类似），请问在cadence中如何实现将这个16个数字码转换成正常的二进制的12Bit的数字码呢？或者说还是应该在matlab中实现呢；是的话，在matlab中又该如何实现？（因为想要去做FFT，之前做的ADC没有冗余，直接将输出的数字码通过用Verioga写的理想DAC再还原成模拟量，然后去做FFT，这种冗余的还是第一次弄，不知道还如何去做？），望懂得前辈指教一下，谢谢啦

i0977454522

thank

nyazero

   

loveagic 发表于 2020-12-11 10:00
谢谢您，目前有两个方法：用veriloga写，或者用加法器实现，不太擅长用代码写，打算直接硬搭了......    ...

如果冗余位位1则加，为0则要减。

auch0311

谢谢

蓝色记忆

   

loveagic 发表于 2020-12-11 09:56

你好，方便把论文上传吗？感谢

爱学习的小居居

我也有同样的困惑，如果用VerilogA 实现的话，应该怎么写呢，正常的DAC我会写，这种带冗余的不太明白，希望有前辈回答

lushimang

楼主你好，请问你试过刘纯成那篇论文里的冗余补偿方法了吗？如果你已经做出来了，能否分享下代码？感激不尽

lzzz

请问如果用加法器实现，最终位会有溢出吗？

q8097

   

loveagic 发表于 2020-12-11 14:46
多谢前辈教诲，打算好好学Veriloga ，写一下；也感谢您的解答

楼主，我想问下，你最终用Veriloga写的吗，如果电路要流片的话，必须搭编码模块，也就是用加法器实现，这样的话可以套你上面那篇论文的公式吗，不知道你把这个弄懂了吗，期待解答，谢谢

q8097

   

david123123 发表于 2021-1-17 22:40
我想问一下如何确定一个ADC需要冗余位呢

一般高速SAR中用到冗余位比较多