频综PLL为什么用参考时钟倍频器而不直接提高参考时钟的频率

vszombie · 发表于 2019-12-12 17:25:56

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请教一下，看了好多频综PLL的paper里为了提高集成相噪都用了一个输入参考时钟倍频器，那为啥不直接用频率更高的的参考时钟呢？难道是因为频率高的晶振价格高，为了节约成本吗？

cuihaofeng · 发表于 2024-4-1 10:18:52

血荐轩辕HIT 发表于 2019-12-15 20:14
在不计成本以及晶振性能相当的情况下，参考频率越大，N越小，这样带内噪声变好；同时带宽的设计有了更大 ...

请问较高频率的晶振在输入PLL时需要做哪些接收电路呢？是比较器+电平转换电路吗？

斜阳草树 · 发表于 2023-11-14 14:26:27

血荐轩辕HIT 发表于 2019-12-15 20:10
是这样的，一般使用的晶振在100M一下，200M的就非常贵了。
打个小广告，欢迎关注一下我的微信公众号“模拟 ...

公众号还在吗？

98kk · 发表于 2023-6-7 15:10:51

各位大佬有N倍频资料吗，是数字做还是模拟做，感谢分享

sumiqin · 发表于 2022-12-14 10:48:04

楼主有输入参考时钟倍频电路相关资料可以分享一下吗~谢谢

stone1005 · 发表于 2019-12-19 14:51:40

一个是价格，高频的晶振贵。100MHz以上的有可能用泛音晶体，相位噪声差。其次，相同主控IC的有源晶振，频率越高，相位噪声越差，而且差别不小。这是我的理解。

aktwhh · 发表于 2019-12-19 10:38:43

参考频率越高, PFD/CP 就越难做了, 这也是要考虑的

血荐轩辕HIT · 发表于 2019-12-15 20:14:01

SAR_AD 发表于 2019-12-14 15:10
借地请教，PLL的参考时钟是越大越好吗，应该有什么需要trade-off的吧？

在不计成本以及晶振性能相当的情况下，参考频率越大，N越小，这样带内噪声变好；同时带宽的设计有了更大的自由度。
当然整数环的频率分辨率和参考时钟频率直接相关。

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血荐轩辕HIT · 发表于 2019-12-15 20:10:24

是这样的，一般使用的晶振在100M一下，200M的就非常贵了。
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SAR_AD · 发表于 2019-12-14 15:10:59

借地请教，PLL的参考时钟是越大越好吗，应该有什么需要trade-off的吧？

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