时序仿真频率一高就出错，但是程序上板子就正常工作，请大神指教这是怎么回事？

钢铁孙 · 发表于 2016-10-27 20:21:51

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各位大神，小弟自己写了一个SM3加密程序，时序仿真频率一高就出错，最高到62.5MHz，但是程序上板子频率到100MHz可以正常工作，请大神指教这是怎么回事？

钢铁孙 · 发表于 2016-11-11 16:32:37

自己顶一下

v587alex · 发表于 2016-11-4 10:57:26

如果仿真模型正确的话，我感觉是仿真靠谱，板上跑的通，并不能说明一直没问题，就是没有遇到而已，有可能是小概率，其实你分析下STA就能看出不少问题的
clk约束设置到100M，看看有没有critical path

crazyradio · 发表于 2016-11-3 14:27:28

频率高仿真出错，说明时序有问题
上FPGA没出问题可能没碰到最worst的path

caojun121123 · 发表于 2016-11-3 09:54:36

这种情况也是有的，SM3算法加法链比较长，时序上确实比较紧张，仿真的延时模型和实际是不一致的，实际的延时情况未必是最差的，也许你换个便宜点的FPGA也不对了，所以不要纠结这个！

sme-ic · 发表于 2016-11-3 09:46:43

回复诠释幸福

一样的模块，板子上使用单片机给fpga发送数据，时序仿真时则是写tb给模块送数据
钢铁孙发表于 2016-10-27 22:29

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这个就是最大的不同了，你tb给模块送数和单片机发数，2者时序上应该有差别。

bettermanjh · 发表于 2016-11-3 09:12:04

回复 9# 钢铁孙

如果存在异步逻辑，设计上没有保证不会有问题的话，会导致出现错误是偶然的，你的FPGA上没有问题并不代表没有问题，仿真上刚好遇到而已。

钢铁孙 · 发表于 2016-10-31 10:37:05

回复 4# bettermanjh

能否请大神们，具体点说？如果存在异步逻辑，会怎么样？多谢1

flymonkey277 · 发表于 2016-10-29 17:33:40

仿真的时候初始化是否有reset

钢铁孙 · 发表于 2016-10-28 16:48:45

回复 6# vigorkylin

`timescale 1ns/10ps 用上面的方式

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