PLL使用XOR作为鉴相器后无法锁定

最初的梦想 · 发表于 2016-8-22 11:22:40

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

目前在设计一个新架构的PLL，采用的XOR为鉴相器，simulink建模以后在目标频率左右0.5G范围内可以锁定，但是实际电路用cadence做瞬态仿真就无法锁定。
所以想要请教一下以XOR为鉴相器的架构锁频范围如何确定的？为何实际电路无法锁定，该如何修改？
希望各位大虾不吝赐教

最初的梦想 · 发表于 2016-8-25 13:41:01

加了buffer以后还是不能锁定

最初的梦想 · 发表于 2016-8-25 09:36:26

回复 19# shadow_cuk

这个是一类PLL，用的LPF结构是MSSF结构，并不是简单地一阶rc滤波，它可以实现大的带宽，而且不用担心VC的纹波；
1.8是我加的，因为实际电路XOR的输出就是1.8V的信号，也可以把两个输入信号直接变成1.8V的就行；
我试一下加一个buffer看看，波形应该会改善，还要看看能不能锁定

shisq123 · 发表于 2016-8-25 08:43:51

谢谢分享

shadow_cuk · 发表于 2016-8-24 19:48:17

书上都会讲gbw要小于参考频率的1/10
可以考虑xor输出加buffer缓冲
另外很好奇你的simulink上xor后面有个增益级1.8,这个怎么来的
不知道你的一阶rc滤波怎么取值的,lpf的截止频率不是远远小于12Mhz的话怎么能把Vc上的纹波滤掉呢

最初的梦想 · 发表于 2016-8-24 14:43:31

回复 17# shadow_cuk

开环的单位增益带宽是3.9MHz

shadow_cuk · 发表于 2016-8-24 09:48:44

这个环路的open loop bw和dominant pole是多少呢

最初的梦想 · 发表于 2016-8-24 09:34:48

simulink仿真环路的相位裕度为28度，虽然稍微小了些，但是应该不会是因为这个问题导致无法锁定吧？

最初的梦想 · 发表于 2016-8-24 09:30:53

回复 14# shadow_cuk

参考频率是12MHz，对于lpf，主要还是后面的零阶保持器，采样频率为12MHz，对应的3dB带宽是5.2MHz，前面的5.2ns那块对环路的影响比较小，基本可以忽略。结构就是一个XOR，一个零阶保持器，然后就是vco+divider，整数分频。
对于XOR我用的尺寸已经比较大了，60u/400n左右的级别，但是还是感觉经过XOR后信号的上升与下降都需要较长的建立时间，还是驱动能力不太够？这个会影响到整个PLL的锁定么

shadow_cuk · 发表于 2016-8-23 17:44:36

本帖最后由 shadow_cuk 于 2016-8-23 20:05 编辑

假设你的xor有足够的驱动能力来驱动后面的lpf，从波形上来看，ref参考频率10Mhz，simulink上标的rc时间常数是5.21n，如果电路上也是这个值的话，那么这个lpf的-3db带宽是31Mhz？

账号		自动登录	找回密码
密码			注册

[求助] PLL使用XOR作为鉴相器后无法锁定

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1