PLL不能锁定到指定频率

wlb236485710 · 发表于 2012-4-27 14:23:32

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参考频率是5MHz，分频比时64，但是最后输出频率却只有300MHz，达不到320MHz，
请指教这是什么原因造成的？

骑着小猪看夕阳 · 发表于 2025-4-2 10:58:33

ipmsn5 发表于 2012-4-30 21:24
把UP/DN信号拿出来看一下，如果没有phase err, 就OK了

请问最后锁定后，存在phase error的话，是什么导致的呢？

hglsy · 发表于 2022-11-15 11:09:17

wlb236485710 发表于 2012-5-3 10:00
回复 10# lifusu

您好，想问下这个您测量锁相环的输出频率是如何操作呢？为什么之前是314M，之后就变成319.5M了呢？

hglsy · 发表于 2022-11-15 11:08:26

lifusu 发表于 2012-5-2 22:05
回复 1# wlb236485710

您好，想问下这个从稳定之后测量锁相环的输出频率是如何操作呢？

罗伟淞 · 发表于 2020-5-18 18:17:09

wlb236485710 发表于 2012-4-28 18:45
回复 3# scpuke

你好，请问你这张vco的控制电压曲线是不是能得到vco的锁定时间，请问这张图要怎么仿真得到呢

wyfchinaitlab · 发表于 2016-4-11 10:14:40

lovlybigbear · 发表于 2015-11-10 20:40:28

看看吧

何平 · 发表于 2014-12-30 01:06:53

顶起来

piao · 发表于 2012-5-3 21:34:32

受教了,学些了.

wlb236485710 · 发表于 2012-5-3 18:48:23

回复 19# tianruo

cp是差分结构

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